Intel、AMD、IBM、Sunなど、次世代プロセッサのロードマップ明らかに（2/2 ページ）

[Jeffrey Burt，eWEEK]

　Barcelonaには、すべてのプロセッシングコアが共有するレベル3キャッシュが搭載され、各コアが持つレベル2キャッシュの代わりとなる。共有キャッシュは、キャッシュ内に格納されているデータに同時にアクセスする複雑なアプリケーションを使用する場合に特に有益だと、AMDの上級フェローであるチャック・ムーア氏は話している。

　サンダー氏は、Barcelonaではこのほかにも、独立したコントローラを用いてDRAMの効率を向上させたり、ノースブリッジおよびメモリコントローラのバッファ領域を拡大したりといった機能改良が施されていると述べた。さらに、仮想化サポートやセキュリティが強化されたことで、仮想環境におけるアプリケーションのパフォーマンスが、物理サーバで動作させたときの「元来のパフォーマンスに近づいた」という。

　消費電力の管理については、プロセッシングコアおよび統合型ノースブリッジにそれぞれ入出力端子を配置して、ノースブリッジに供給される電力を維持したまま、アプリケーションのニーズに従ってコアの電力を下げられるようにする工夫が追加された。また、刷新された「PowerNow」技術を利用することにより、ワークロードの需要に応じて各コアを動的に管理することも可能となっている。

　AMDによるBarcelonaの詳細発表の一月前には、競合社であるIntelが、自社の開発者向け秋期フォーラムで4コア戦略を披露している。Intelは、初めての4コアチップを今秋にも市場に投入する意向だ。

　Intelチップは、基本的には一片のシリコン基板に2つのデュアルコアチップを配置するスタイルを採用しているが、これがAMD製品との最大の相違点である。そして、市場における優位点だとコメントしている。反対にAMDの関係者は、1個の半導体に4つのコアを集積し、オンボードメモリを併用する同社の手法の方が、Intelよりも洗練性および効率性で勝っていると主張している。

　10月10日のMicroprocessor Forumでは、Sunや富士通もプレゼンテーションを行う。カリフォルニア州サンタクララを本拠とするSunは、同社のマルチコアプロセッサ「UltraSPARC T1」の後続製品となる「Niagara 2」について発表する。2007年リリース予定のNiagara 2に実装されるコアの数は、初期型のNiagaraと同じく8つである。そうとはいえ、各コアが8つの命令スレッドを同時に処理できるので、結果的にキャパシティは現行モデルの倍になる見込みだ。

　東京に本社がある富士通は、同社としては初めてのデュアルコア製品となる「Sparc64 VI」を発表する。同チップは、Sunと共同開発した最新の「Advanced Product Line」サーバにも採用される予定だ。

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