| News：ニュース速報 | 2003年6月10日 09:03 PM 更新 |
東芝、65ナノメートルプロセスの低消費電力トランジスタを開発
東芝は6月10日、65ナノメートル（0.065μメートル）のCMOSプロセスによる低消費電力トランジスタを開発したと発表した。
東芝は6月10日、65ナノメートル（0.065μメートル）のCMOSプロセスによる低消費電力トランジスタを開発したと発表した。次世代モバイル機器向けに2005年の製品化を目指す。
プロセスの微細化に伴い増大するリーク電流を抑えるため、ゲート絶縁膜材料に高誘電率材料の窒化ハフニウムシリケート（HfSiON）を使用。シリコン酸化膜に比べリーク電流を1000分の1に低減できた。半導体技術国際ロードマップ（ITRS）の低消費電力向け要求値の10分の1となる水準だとしている。
成果は同日、京都で開催中の「2003 Symposium on VLSI Technology」（6月12日まで）で発表した。
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