News	2003年10月22日　05:07 PM 更新

米大学、ナノワイヤ使ったランダム構造チップを試作

米大学の研究グループが開発した新技術を使えば、チップの製造前ではなく製造後にトランジスタの機能を設定できるようになり、製造コストの削減につながる。（IDG）

　米国の3つの大学の研究グループが10月20日、新しい半導体チップ製造技術を開発したことを発表した。この技術はトランジスタを用いる代わりに、ランダムに配置された回路を金の原子と有機分子から作られたワイヤで接続するもので、将来的にチップコストの低減を可能にするとしている。

　このグループはナノセルと呼ばれる超微細な電子回路要素の試作に成功した。このナノセルの製造方法は、シリコンチップを金で無秩序に被覆して有機分子の溶液に浸し、溶液に電流を通すというもの。こうすることで、回路間で信号を伝送できる多数のナノワイヤが金の間に生成されると、ライス大学の有機化学者ジェームズ・ツアー氏は語る。

　通常のチップには、コンピュータ命令を実行するための基本的な論理演算を行う膨大なトランジスタが集積されている。設計者はチップ上の各トランジスタの配置を正確に指定し、製造前にトランジスタの機能をプログラミングしなければならない、とツアー氏は説明する。

　同氏によると、こうしたトランジスタの配置と配線は高いコストがかかる複雑なプロセスで、何十億ドルもの製造装置と施設を必要とする。研究グループは、それほど多くのトランジスタを使わずに自己組織型の回路によって論理演算を行える方法を開発した。この方法により、チップ製造の複雑さとコストが大きく低減される見通しという。

　チップ設計者は基本的に、チップ上のすべての回路の配置を正確に把握することを前提にしているが、半導体メーカーによるトランジスタの微細化が進むにつれ、そうした回路を完全に把握することは非現実的になるだろうとツアー氏は語る。研究グループの新技術を採用すれば、大手半導体メーカーは今後のロードマップの中で回路を極限まで微細化できるという。

　ツアー氏によると、ナノセルは回路をランダムに接続できるようになっており、製造後に論理チップまたはメモリチップとして機能するように設定される。基本的な電子デバイス用のチップの場合は数時間のプログラミングで済む見込みだが、スーパーコンピュータ用のものは正常に動作するまでに数週間かかる可能性があるという。

　脳の神経経路と同様に、ナノワイヤは動作の反復を通じて特定の処理を学習するとツアー氏は説明する。チップの製造前に各トランジスタに処理を割り当てるという高コストなプロセスではなく、こうした製造後のプロセスにより、チップが複雑な処理をこなすようになるとしている。

　研究グループの試作品のナノセルからは不揮発性メモリチップが実験的に作られた。不揮発性メモリは電気的なリフレッシュ（再書き込み）なしで情報を記憶でき、電源を切っても記録が失われない。これに対し、PC用のRAMチップは1秒間に何千回ものリフレッシュが必要で、電源を切ると記録が失われる。不揮発性メモリチップの例としては、携帯電話機やPDAで使われるフラッシュメモリチップなどがある。

　ツアー氏によると、研究グループが開発したナノセルは、室温で記録を約9日間保持した。

　また、研究グループはナノセルをロジックゲートとして使用する方法も披露した。現在のプロセッサのトランジスタゲートは極めて小さいが、分子コンポーネントを使えば、CMOS製造技術で限界と考えられている以上のレベルにゲートサイズを縮小できる見通しだ。

　この技術はトランジスタに完全に取って代わるのではなく、その補完手段になるだろうとツアー氏は語る。例えば、これまで5つのトランジスタで行われていた処理を一連のナノワイヤでまかない、1つのトランジスタでその出力を増幅するといった使い方が考えられるという。

　この技術が実用化されるのは少なくとも10年先になるだろうとツアー氏は予想している。

　今回発表された研究成果はJournal of American Chemical Society誌の10月29日号に掲載される。米国防総省高度研究計画局（DARPA）、米海軍研究局、Molecular Electronicsが研究資金を提供し、ライス大学、ペンシルベニア州立大学、ノースカロライナ州立大学の研究者がプロジェクトに参加した。

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[Tom Krazit, IDG Japan ]

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