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» 2007年01月27日 14時00分 UPDATE

元麻布春男のWatchTower:Intelが45ナノ「Penryn」ダイ画像を公開

Intelは2007年に投入予定の45ナノプロセスルールプロセッサの試作と動作確認を発表。「Penryn」スペックの一部も明らかにした。

[元麻布春男,ITmedia]
kn_45nanotrans.jpg 従来のトランジスタ(左)とHigh-kゲート絶縁膜とメタルゲート電極を用いた新しいトランジスタ

 米国時間の1月26日、Intelは45ナノメートルプロセスルール(45ナノプロセス)を採用した5種類のマイクロプロセッサを試作し動作を確認したと発表、あわせてそのダイ写真を公開した。かねてよりIntelは、2007年後半から45ナノプロセスによる量産を開始すると表明しており、その計画に変更がないことを明らかにした。45ナノプロセスによる試作例としては、2006年1月にSRAMチップのサンプルを公開しているが、今回の試作品はマイクロプロセッサであり、着実に実用化が近づいていることがうかがえる。

 半導体の微細化は、ゲート絶縁膜を極限まで薄くすることで実現されるが、最新の65ナノプロセスでは原子数個分のレベルにまで到達している。ここまできてしまうとこれ以上薄くすることは難しい。製造プロセスをこれ以上を微細化することが困難であることと同義であるとともにムーアの法則を継続できないということも意味する。また、薄くなった絶縁膜は、電流の透過によるリーク電流の問題も招く。

 こうした問題を克服する1つのアイデアは、厚くしても従来の二酸化シリコン製絶縁膜と同等の電界効果を得られるHigh-k(高誘電率)材料を絶縁膜に用いることだ。しかし、多くのHigh-k材料は1960年代から使われてきた電極材料である多結晶シリコンによるゲート電極と相性が悪いという問題があった。Intelは、High-kゲート絶縁膜と組み合わせられるメタルゲート電極を開発したと2003年に発表し、これを45ナノプロセスから採用すると表明していた。

kn_45nanocut.jpg 45ナノプロセストランジスタの断面。上から低抵抗のキャップ層、メタルゲート電極、High-kゲート電極、シリコンサブストレート
kn_45nano300.jpg 45ナノプロセスの300ミリウェファ(SRAMとダミーのロジックを集積したシャトルチップと呼ばれるもの)を持つIntelの技術者

 今回発表された45ナノプロセスによるマイクロプロセッサは、まさにこのHigh-k絶縁膜とメタルゲート電極を組み合わせたもので、絶縁膜にはハフニウム系の材料を用いる。電極材料については、複数の金属を組み合わせた複合金属材料をNMOS、PMOSそれぞれに最適化して用いるとしているが、詳細は明らかにしていない。露光に従来と同じ波長193ナノのドライリソグラフィー装置を用いるため、シリコンスループット(生産性)も維持される見込みだ(ただし、将来的には液浸露光装置を採用する可能性を否定していない)。

 この新しい45ナノプロセス(P1266と呼ばれる)により、現在の65nmプロセスに対して、トランジスタ密度が約2倍、トランジスタのスイッチング速度が約20%向上する。と同時に、ソースとドレイン間のリーク電流が約5分の1に、ゲート絶縁膜でのリーク電流が約10分の1にそれぞれ削減される。また、微細化と合わせ、スイッチング電力はおおよそ30%削減されるとしている。製造に従来と同じバルクウェファが使える(高価なSOIウェファが要らない)ことと、トランジスタ密度が2倍になること(これはダイ面積の縮小を可能にする)から考えて、P1266は性能や消費電力だけでなく、価格競争力の点でも優れたポテンシャルを持たせるものと思われる。

kn_45nanoprn.jpg Penrynのダイ写真

 P1266で製造されるCPUは、従来から“Penryn”という開発コード名が伝えられてきた。Penrynは、サーバー/ワークステーション、デスクトップPC、モバイルPCのそれぞれの分野向けに提供されるCPUのファミリー名。冒頭で述べた5種は、モバイルPC向けのデュアルコア、デスクトップPC向けのデュアルコアとクアッドコア、2Pサーバー/ワークステーション向けのデュアルコアとクアッドコアを指す。Penrynは、現行CPUのシュリンク(新しいマイクロアーキテクチャを採用しているわけではない)とされていることから考えて、ダイそのものはデュアルコアで、クアッドコアプロセッサはこのダイを2個内蔵するものと思われる。

 この次世代Core 2プロセッサファミリーについても、いくつかの情報が公開された。まずトランジスタ数はデュアルコアで4億1000万個、クワドコアで8億2000万個とされる。キャッシュ容量は最大12Mバイトとされているが、この数字はおそらく2個のダイを合わせたものだろう(ダイあたり6Mバイト、1コアで3Mバイト)。また、2006年秋のIDFで明らかにされたとおり、約50個のSSE4命令が搭載される。もちろん、コアの動作クロックも上がる見込みだ。

 この45ナノプロセスによる量産は、2007年後半にオレゴン州のD1Dと、アリゾナ州のFab 32でスタートし、2008年前半にイスラエルのFab 28が加わる予定だ(Fab 32とFab 28は新しい工場として現在建設中)。Intelでは、High-kゲート絶縁膜とメタルゲート電極の技術で先行していることに自信を持っており、他社が追いつくのは1世代先の32ナノプロセス、あるいはそれ以降になると予想している。

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