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これがTick“+”だ!:「22ナノ」と「3Dトライゲート」が僕たちを幸せにする理由 (1/2)

インテルがアピールし続けてきた第3世代インテル Coreプロセッサー・ファミリーがついに登場。「ただのTickじゃない! Tick+だ!」とインテルが訴える3Dトライゲートがユーザーにもたらすメリットを分かりやすく紹介する。

“3Dトライゲート”って何がそんなにすごいのか

 インテルは、4月24日に「第3世代インテル Core プロセッサー・ファミリー」を発表した。このCPUは、インテルが「3Dトライゲートトランジスタ」と呼ぶ3次元構造の最新トランジスタ技術を採用することで、省電力性能と高性能化の両立を可能にしている。同社副社長 兼 CTOのジャスティン・ラトナー氏が「3Dトライゲートトランジスタ技術の確立により、CPUの高性能化と省電力化のペースをよりいっそう向上できるようになる」と語るように、半導体の微細化を進める上で重要な役割を果たす技術だ。

kn_ivyad01_01.jpgkn_ivyad01_02.jpg 3Dトライゲートトランジスタ技術の優位性を説明するIntel 副社長 兼 CTOのジャスティン・ラトナー氏(写真=左、2011年9月のIDF 2012 San Franciscoにて)。3Dトライゲートトランジスタの拡大写真(写真=右)

 3Dトライゲートトランジスタ技術は、2002年にIntel Resaerchが発表し、量産化に向けて技術開発を進めてきた。この技術は、電流を制御するゲートの構造を2次元から3次元にすることで、リーク電流を抑制するとともに、トランジスタ密度の向上を可能にする。

kn_ivyad01_03.jpgkn_ivyad01_04.jpgkn_ivyad01_05.jpg 3Dトライゲートトランジスタ技術は、2002年にIntel Resarchが発表しているが、実際の製品に導入するまで10年近くを必要とした(写真=左)。32ナノメートルプロセスルールを利用しているプラナー(平面型)トランジスタと、22ナノメートルプロセスルールを利用している3Dトライゲートトランジスタの電子顕微鏡画像(写真=中央)と、その構造(写真=右)

 半導体を構成するトランジスタの構造は、「ソース」と呼ばれる電流の貯蔵エリアと「ドレイン」と呼ばれる排出路の間を、「ゲート」と呼ぶ堰(せき)を設けることで、電流を流したり流さなかったりという制御を行なっている。ところが、プロセスルールの進化によって、ゲートの微細化が進む一方で、リーク電流(漏れ電流)が急増し、消費電力や発熱量が増大することになった。

 そこで、最近の半導体ではゲートを長くしてリーク電流の増大を防いでいたが、今度は、これがトランジスタを高密度する妨げになった。さらに、ゲートを長くすると、電気が流れるときの遅延時間が大きくなるため、動作クロックを引き上げにくくする原因にもなっていた。

kn_ivyad01_06.jpgkn_ivyad01_07.jpg プロセスルールの微細化でリーク電流が大幅に増えた。これを防ぐためゲート長を長く採らざるを得ず、トランジスタの高密度化ペースも鈍化していた(写真=左)。22ナノメートルプロセスルールにおける3Dトライゲートトランジスタの詳細を説明するマーク・ボア氏(写真=右、2011年9月のIDF 2012 San Franciscoにて撮影)

 そこで、インテルは、第3世代インテル Core プロセッサー・ファミリーで採用した3Dトライゲートトランジスタ技術で、これまで平面構造で構築していたトランジスタを以下のように変えていった。

1:ソースとドレインを“台地”としてトランジスタ上に構築し、その間にゲートを90度に遮る壁とすることで、ソースとドレインを立体的に塞ぐ(3次元化)

2:これまで1つの面だけで電流制御を行なっていたところを、3面で電流制御ができるようにすることで、リーク電流を低減(トライゲートとは、「3面をゲートにする」ことを意味する)



 また、3Dトライゲートトランジスタ技術では、「ソースとドレインの面積も増やせるので、より多くの電流をトランジスタに流せる上、ゲート長を短くできるため、高クロック化などの高性能化も容易になる」と、インテルでプロセスルールの開発などを指揮するマーク・ボア氏は説明する。同氏はまた、「3Dトライゲートトランジスタ技術を導入した22ナノメートルプロセスルールは、従来の32ナノメートルプロセスルールと比べて、37パーセントの性能向上を実現するか、または、同じ性能であれば50パーセントの省電力化が可能となる上、リーク電流は10分の1に抑えられる」と訴求する。

kn_ivyad01_08.jpgkn_ivyad01_09.jpgkn_ivyad01_10.jpg プラナー(平面型)トランジスタが直面していた問題点(写真=左)と、3Dトライゲートトランジスタ採用のメリット(写真=中央)。3Dトライゲートトランジスタ技術を採用することで、リーク電流を減らして低消費電力化を図り、低電圧でもより多くの電流を流せるようになることで高性能化を図ることが可能になる(写真=右)

kn_ivyad01_11.jpgkn_ivyad01_12.jpg 22ナノメートルプロセスルールでも、プラナー型トランジスタ技術を採用すると、パフォーマンスの向上は限定的になると見られていた(写真=左)。22ナノメートルプロセスルールで、3Dトライゲートトランジスタ技術を採用した場合、低電圧時で37パーセント、高電圧時で18パーセントの性能向上が期待できる(写真=右)

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提供:インテル株式会社
アイティメディア営業企画/制作:ITmedia +D 編集部/掲載内容有効期限:2012年6月30日

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