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Przemyslaw Krehlik / Lukasz Sliwczynski(ポーランド Mining and Metallurgr大学)

Przemyslaw Krehlik / Lukasz Sliwczynski(ポーランド Mining and Metallurgr大学)がアイティメディアで執筆した記事一覧です。

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Design Ideas 信号源とパルス処理:

従来のビット列発生器は、帰還をかけたシフト・レジスターを使って疑似ランダム・ビット列(PRBS)を得ていたため、有限長で同じパターンを繰り返すという問題を抱えていた。今回はこうした問題を打破できる、ランダム雑音を使って出力データ列を発生する回路を紹介する。

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