IBM、世界初の「1nm未満」チップ技術を発表――3D構造「ナノスタック」でAIの処理を高速化

IBMは、世界初となる1ナノメートル未満（sub-1nm）のチップ技術を発表した。独自の3次元トランジスタ構造「nanostack」（ナノスタック）を開発し、原子数個分の微細化を達成。2nmノード比で性能が最大50％向上、電力効率が70％改善する。生成AIの高度なデータ処理を支える基盤として、今後5年以内の量産化を目指す。

[ITmedia]

　米IBMは6月25日（現地時間）、世界初を謳うsub-1nm（1nm未満）のチップ技術を発表した。トランジスタアーキテクチャは0.7nm（7オングストローム）ノードに相当し、微細化が物理的限界に近づくなかで、回路の集積度をさらに高められることを示した成果だとしている。

爪ほどの大きさに約1000億個のトランジスタを集積したsub-1nmチップ（画像：IBM）

　新チップは爪ほどの大きさに約1000億個のトランジスタを集積する。これは同社が2021年に発表した2nmチップの約2倍の密度に当たる。公開された技術データによると、2nmノードと比べて性能は最大50％向上、または電力効率は70％改善するとしており、生成AIやクラウド基盤、次世代の電子機器向けの処理能力を底上げできるという。バッテリー駆動時間の延長やAIモデルの学習・推論の高速化にもつながると説明する。

　中核となるのが、新たに開発した3次元トランジスタ構造「nanostack」（ナノスタック）だ。これは、業界初というナノシートを土台とした3次元設計で、トランジスタを垂直方向に積み重ねて互い違いに配置する。従来は平面で進めてきた微細化に対し、ナノスタックは奥行きとなるZ軸を活用する点が特徴で、IBMは「都市が上に伸びるように、同じ床面積でより多くを詰め込める」と表現している。

　生成AIへの貢献も大きいとしている。集積度と電力効率の向上により、AIモデルの学習・推論を高速化できるほか、ナノスタック構造ではチップ上のSRAMを40％スケーリングできることを「VLSI 2026」の研究で示した。IBMは、これが「高度なAIワークロードが求める高帯域幅のデータ需要に対応する」と説明しており、生成AIの大規模化に伴って増すデータ処理の負荷を、集積度・省電力・メモリ帯域の面から支える狙いだ。

　IBMによると、ロジック技術が1nmノードを下回るのは今回が初めてで、寸法が原子数個分に迫る「オングストローム時代」に入るとしている。同社の半導体ロードマップでは、このナノスタック構造により今後少なくとも10年近くの微細化継続を見込む。

sub-1nmチップの断面TEM画像。右端の拡大像では、トランジスタの幅がシリコン原子15列分まで微細化されていることが分かる（画像：IBM）

　開発は米ニューヨーク州オールバニーの研究施設で進めており、同施設には今後、蘭ASML製の「High NA EUV」リソグラフィー装置が導入される予定。日本の東京エレクトロン、SCREENセミコンダクターソリューションズ、米Lam Researchなどのパートナーと共同で、製造プロセスやツールの開発を進めている。IBMは、ナノスタック技術のsub-1nmノードでの採用について、早ければ今後5年での量産化に道筋が見えるとしている。