Core Ultraプロセッサ（シリーズ3）の「Xe3 GPU」の全体像を解説　完全な新世代ではないものの用途に合わせた最適化がポイント（2/3 ページ）

X^e3で構造が変わった「レンダースライス」　一体なぜ？

　近年のIntel GPUは、一番大きな塊として「レンダースライス（Render Slice）」があり、この中に演算器などを内包する「X^eコア」を複数基搭載するという階層構造になっている。X^eコアの中には、単位ベクトル演算器として「X^e Vector Engine（XVE）」が複数配列されている。

　これらの用語を、NVIDIAのGPUに置き換えて説明すると以下の通りとなる。

• レンダースライス≒GPC（Graphics Processing Cluster）
• X^eコア≒SM（Streaming Mulitiprocessor）
• XVE≒CUDA（Compute Unified Device Architecture）コア

　ここで、Meteor LakeにおけるX^e GPU（Alchemistベース）と、Lunar LakeのX^e2 GPU（Battlemageベース）、そしてPanther LakeのX^e3 GPUのレンダースライスを比較してみようと思う。ここではX^e3 GPUについては12コア仕様で説明するが、4コア仕様では少し話が異なるポイントがあるので、後ほどフォローする。

　レンダースライスは、ミニGPUを複数内包した「GPUクラスター」ともいえる塊だ。NVIDIAのGPUならGPC、AMDのGPUでは「シェーダーエンジン（Shader Engine）」または「シェーダーアレイ（Shader Array）」に相当する。

　Intelにおいて、このような「ミニGPUのクラスター」的な考え方を採用したのはX^eアーキテクチャが初めてだ。それ以前にも「サブスライス（Subslice）」という概念はあったものの、X^eコアに相当するものだ。強いて説明するなら、サブスライスは「レンダースライス1基」ということになる。

　X^eとX^e 2のレンダースライスを比較すると、1基当たり4基のX^eコアを内蔵していることに注目すると、変化が少ないように思える。しかし、変化が全くないわけではない。搭載するXVEの数が16基から8基に削減されている……のだが、これは能力の劣化を意味しない。

　実は、XVEにおけるSIMD（Single Instruction／Multiple Data：並列処理を行う手法の1つ）の実行レーン数が、X^e GPUの8レーン（SIMD8）から16レーン（SIMD16）に倍増しているのだ。そのため、以下の通り論理的な演算能力は変わりない。

• X^e GPUのX^eコア1基当たりの演算器：SIMD8×16XVE＝128基
• X^e2 GPUのX^eコア1基当たりの演算器：SIMD16×8XVE＝128基

　筆者は、この方針転換を「処理できるスレッド数を半分にする代わりに、一度にこなせる演算密度を増やした」と解釈している。

　もう少し具体的に、実際の3Dグラフィックス描画における違いで説明すると、X^e GPUは「たくさんのシェーダープログラムを動かす」ことに重きを置いたのに対して、X^e2 GPUは「複雑なシェーダープログラムを短時間で終える」ことを重視したともいえる。あるいは、「4K（3840×2160ピクセル）といった高解像度ゲーミングは最初から想定せずに割り切った」と捉えることもできる。

　ここでX^e3 GPU（12コア仕様）のブロックダイアグラムを見てみると、X^e／X^e2 GPUと比べて分かりやすい違いがある。それはレンダースライス1基当たりのX^eコアの数が4基から6基に増えたことだ。

　これを踏まえて下に掲載したX^e3 GPU（12コア仕様）の全体図を見てみよう。レンダースライスは2基あるので、X^eコアは6基×2＝12基構成となる。

　しかし、ここで疑問が湧く人もいるはずだ。X^eコアを12基にするなら、レンダースライスのX^eコアを4基に据え置いて「Xeコア4基×レンダースライス3基＝Xeコア12基」という構成にしても良かったのではないだろうか。

　確かに、レンダースライスは2基構成よりも3基構成にした方が、処理の並列度は上がる。しかし、独立GPUと比べると内蔵GPUはメモリ帯域が狭いため、並列度を高めて複数のレンダースライスでピクセル色を演算できても、それをメモリへ書き出す部分、いわゆる「ROP（Rendering Output Pipeline）」がボトルネックになって効率的に出力できない（IntelではROPを「PiX^el Backends」と呼んでいる）。

　では逆に、なぜX^e3 GPU（12コア仕様）ではレンダースライスを2基構成にしたのだろうか。答えはシンプルで、16MBのL2キャッシュでボトルネックを解消（というか低減）できるからだ。

　となると、今度は「L2キャッシュをもう少し大きくすれば、レンダースライスを3基構成にもできたのではないか？」という疑問も浮上する。それは確かにその通りなのだが、「できるけどあえてそうしなかった」のだと推測している。

　SRAMによる大容量キャッシュは、どうしてもチップ上で大きな面積を専用する（SRAMはプロセス微細化の恩恵を受けづらい）上に、電力消費と発熱も大きくなりがちだ（アイドル時にもリーク電流が大きいため）。要するに、現状の「レンダースライス×2基＋L2キャッシュ16MB」という仕様がベストバランスだと判断したのだろう。

　実は、AMDもAPUに内蔵するGPUにおいてIntelと似た判断をしており、せいぜい毎秒100GBクラスのメモリ帯域を想定して多くのモデルでGPUクラスタを1～2基にとどめている。最大パフォーマンスを引き出すため、内蔵GPUの設計者は「メモリ帯域」と「キャッシュ容量」のバランスに頭を悩ませているのだ。

　余談はさておき、この「1基のレンダースライスにX^eコアが6基」という仕様は、過去のAlchemistはもちろん、Battlemageでも見られなかった。筆者は、この構成が次期アーキテクチャであるCelestialで採用されるのではないかと見ている。ゆえに、X^e3 GPUはCelestial Lightなのではないかと考えた次第である。