HP、高集積度、低消費電力のナノCMOSチップ技術を開発

　米Hewlett-Packard（HP）は1月16日、現行製品よりも集積度が8倍高く、消費電力が低いFPGA（Field Programmable Gate Array）を開発したと発表した。現行FPGAで使用されているトランジスタと同サイズのものを用いるため、既存の半導体製造施設を若干改造すれば、そのまま利用できる。

　FPGAはユーザーが求める論理情報と配線情報をもとに書き換え可能な大規模集積回路で、通信機器、自動車、家電などさまざまな業界で使用されている。

　新FPGAでは、HPが「FPNI」（field programmable nanowire interconnect）と命名したアーキテクチャを用いて、ナノスケールのクロスバースイッチ構造を従来のCMOS上に重ねる。

　HP Labsのグレッグ・スナイダー氏とスタン・ウイリアムズ氏は新技術についての論文を「Nanotechnology」の1月24日号で発表。HPは現在同技術を用いたプロセッサの製造に取り組んでおり、2007年末までにはプロトタイプが完成する見通しという。

　FPNIでは、すべての論理オペレーションはCMOSで行われるが、回路の信号ルーティングのほとんどはトランジスタ層上にあるクロスバーで処理される。CMOSの80％から90％を信号ルーティングに使用する従来のFPGAと比較すると、効率が非常に高い。信号ルーティングに必要な電力が抑えられるため、消費電力も低減する。

　HPの研究者らは今回の研究のために作成した15ナノメートル（nm）幅のクロスバー配線と45nmCMOSを組み合わせたモデルが、2010年には実現すると発表。実現すれば、トランジスタのサイズを縮小せずに、半導体国際技術ロードマップを3世代分先行することになる。

　またHPは、4.5nmクロスバー配線と45nmCMOS技術による製品モデルの開発も視野に入れており、2020年の実現を目指すという。

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