ファーウェイ、半導体で「1.4nm相当」目指す　31年までに　「ムーアの法則」に代わる新法則を提唱

　中国Huaweiは5月25日、信号遅延の圧縮でトランジスタ密度を高める独自法則「τ（タウ）スケーリング法則」を発表した。国際学会IEEE ISCAS 2026の基調講演で同社のHe Tingbo氏が明かしたもので、2031年にはこの法則を用いた独自技術でハイエンドチップのトランジスタ密度を14A（1.4nm）プロセス相当まで高める見込みだという。

　τスケーリング法則は、トランジスタの微細化に代わり、デバイスからシステムまでの各階層で時間定数τを圧縮して信号の伝搬遅延を短縮し、トランジスタ密度とチップ性能を高める設計思想だ。デバイス階層ではトランジスタや配線の抵抗・寄生容量を最適化。回路階層では独自アーキテクチャ「LogicFolding」で従来レイアウトの物理的境界を打破し、クリティカルパスの配線短縮で信号伝搬の抵抗・容量負荷を削減するという。

　チップ階層ではソフトウェア・アーキテクチャ・シリコンの協調設計で命令・データの流れを細粒度に制御し、実行時間を短縮するという。システム階層では独自プロトコル「UnifiedBus」でメモリアドレッシングを統一し、通信遅延を削減するとしている。Huaweiはこれらの技術をスマートフォンやAIコンピューティング向けに適用し、過去6年間で381種のチップを設計・量産してきたという。

　また、26年秋に発売予定のKirinチップにLogicFoldingを初採用するとしている。

　ムーアの法則はトランジスタの微細化が物理的限界に近づき、コスト面の優位性も縮小しつつある。Huaweiは米国の輸出規制下で先端プロセスへのアクセスが制約される中、微細化に依存しない独自路線を打ち出した形だ。

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