「Meteor Lake」はCPUコアが3種類!? Intelが次世代CPUの詳細を発表（前編）：正式発表は12月14日（米国太平洋時間）（2/3 ページ）

Intelが、次世代CPUとして2023年末に正式発表する予定の「Meteor Lake」のアーキテクチャ面での詳細を発表した。この記事では、CPUコアを備える「Compute Tile」と、高度な機能を複数搭載する「SoC Tile」にある“謎の新要素”について詳説する。

[西川善司，ITmedia]

Meteor Lakeの「タイルアーキテクチャ」はどこがスゴい？

　Meteor Lakeにおけるタイルアーキテクチャは、Foverosによって実現したもの。では、具体的に従来のチップレット技術と何が違うのだろうか。もう少し詳しく解説してみよう。

　Meteor Lakeでは、主に微細な配線のみ施した「ベースダイ」の上に、機能別に形成されたタイル（チップレット）を載せている。このタイルたちは、ベースダイに対して「マイクロバンプ接合」を行ったり、要所要所ではベースダイを貫通する形で「TSV（Through-Silicon Via）配線」を行ったりしている。

　従来のチップレット技術はパッケージ基板を介してチップレット同士を配線していたが、タイルアーキテクチャではベースダイを介してチップレットを接合させている。当然なのことながら構造は複雑となるが、見方を変えるとチップレットとの接合密度を高められる。ゆえに、ベースダイを介して接合されるチップレット間のデータ伝送速度（帯域）を格段に上げられるのだ。

Foverosを適用したタイルアーキテクチャでは、チップレット間の通信速度を1mmあたり毎秒160GBとすることができる

　Intelでは各タイルを「機能名＋Tile」のような名称で呼んでおり、Meteor Lakeでは以下のタイルをベースダイに集約することで1基のSoCを構成している。

• Compute Tile（コンピュートタイル）：CPUダイに相当
• Graphics Tile（グラフィックスタイル）：GPUダイに相当
• I/O Tile（入出力タイル）：各種入出力インタフェースを搭載
• SoC Tile（SoCタイル）：その他高機能部位を統合

　タイルアーキテクチャで注目すべきなのは、各タイルのプロセスルール（微細度）は異なっても構わないという点だ。事実、Meteor Lakeの各タイルは、プロセスルールが以下の通り結構バラバラだったりする。

• ベースダイ：22nmプロセス
• Compute Tile：Intel 4（7nmプロセス）
• Graphics Tile：TSMC N5（5nmプロセス）
• I/O Tile：TSMC N6（6nmプロセス）
• SoC Tile：同上

　チップレット技術では先行しているAMDも、CPUダイとI/Oダイのプロセスルールは異なっていたので、このアプローチ自体は「できて当たり前」なのかもしれない。しかし複数のプロセスルールが混在しているタイルをベースダイに“直接”接合させる技術は間違いなく高度で、驚かされる。

Compute Tileは、初めての「Intel 4」プロセス採用製品でもある。一見すると第12世代／第13世代Coreプロセッサ（開発コード名：Alder Lake／Raptor Lake）のCPUダイと同じように見える

　Meteor Lakeは4タイル構成だが、これらのタイルを別のものに入れ替えたり、あるいはベースタイルをより大規模なものに変更した上で、より多くのタイルを載っけたりすることで、CPUの「上位モデル」「下位モデル」の設計を比較的容易に行えることが、タイルアーキテクチャやFoverosの優位性――Intelはこう主張する。

このスライドの右側のパッケージは、実際にMeteor Lakeで使われるもの。左側は「フォームファクターのコンセプト」ということで、ベースタイルを大きくして、より多くのタイルを載っけた「上位SoC」のイメージとなる

　次は、Meteor Lakeの中でも特に注目したい部位「Compute Tile」と「SoC Tile」について詳しく紹介する。