Intelの新型CPU「Core Ultraプロセッサ（シリーズ3）」は何が変わった？ Lunar Lakeからの進化をチェック！（3/3 ページ）

Intelが2025年末に出荷を開始する予定のPanther Lakeこと「Core Ultraプロセッサ（シリーズ3）」。その技術的特徴を数回に分けて解説する。今回は、全体的な概要を紹介する。

[西川善司，ITmedia]

PCI Express 5.0バスは最大でも12レーン

　Panther Lakeには3つのパッケージが存在するが、以下の表はそのスペック比較だ。

Panther Lakeのパッケージごとの主なスペック

　GPUコアやNPUコア、IPU、Wi-Fi／Thunderbolt関連の接続性については別記事で紹介するとして、ここではPCI Expressバスの仕様についてチェックしたい。

　Panther Lakeは基本的に内蔵のGPUコアを活用することを前提とした設計で、独立GPU（いわゆるグラフィックスカード）の接続は優先されていない。そのこともあり、外部機器との接続に用意したPCI Expressバスの最大レーン数は以下の通り限られている。

• 8コアCPU＋4コアGPU／16コアCPU＋12コアGPUパッケージ
  • PCI Express 4.0：8レーン
  • PCI Express 5.0：4レーン
• 16コアCPU＋4コアGPUパッケージ
  • PCI Express 4.0：8レーン
  • PCI Express 5.0：12レーン

　PCI Express 4.0バスはSerial ATAインタフェース、あるいはThunderbolt 5（USB4 Version 2.0）コントローラーや追加のUSBコントローラーなどのために用意されたと考えれば良いだろう。8コアCPU＋4コアGPUと16コアCPU＋12コアGPUパッケージのPCI Express 5.0バスは、レーン数からSSD用と考えるのが自然だ。

　今どきの外部GPUを搭載することを考えると、16コアCPU＋4コアGPUパッケージのPCI Express 5.0バスはある程度都合がよい。ただし、外部GPUの多くが16レーン接続だということを考えると「12レーン」という数は中途半端で、そもそも外部GPUを12レーン接続するのは難しい。

　この点についてIntelに質問したところ、「外部GPUとの接続はPCI Express 5.0バスのうち8レーンで行うことになるだろう」とのことだった。計算上、この接続スタイルではPCI Express 5.0バスが4レーン余るが、これはSSD用ということになるだろう。

　Panther LakeベースのゲーミングPCが出てきた場合、GPUとの接続はPCI Express 5.0 x16のフルスペックではない点には留意したいところだ。

Panther Lakeの特徴的なキャッシュ／クラスター構造

　下図は、Pコアと、後述するEコア／LP Eコアのキャッシュ／クラスター構造を図解したものとなる。

Panther Lakeのキャッシュ／クラスター構造

　ラストレベルキャッシュ（LLC）となるL3キャッシュは、Core Ultra 200Vプロセッサでは12MBだったところ、Panther Lakeでは最大18MBと1.5倍に増量された。このL3キャッシュは、4基のPコアと8基のEコアで共有されるため、均等割すると1コア当たりの容量はCore Ultra 200Vプロセッサと変わらない。

　L2キャッシュは、Pコアでは1基あたり3MB搭載されている（最大3MB×4コア＝12MB）。一方、EコアのL2キャッシュは4基で4MBを共有することになる（最大4MB×2クラスター＝8MB）。LP EコアのL2キャッシュも、4基で4MBを共有する。

　と、ここまで見て「あれ？」と思った人もいるかもしれないが、Panther Lakeの特筆すべき特徴として、LP EコアはL3キャッシュとリンクしていないことが挙げられる。ただし、キャッシュのコヒーレンシー（整合性）は保たれるようになっているので、LP Eコアがメモリの内容を書き換えた場合も問題はない。整合性の確保は上図の「Coherency Agent」と呼ばれる部位が担う。

　とはいえ、このような仕様としたがゆえにLP Eコアではメモリアクセス時にL2キャッシュでミスが生じた場合に、L3キャッシュをあてにできない。「なぜそういう構造にしたのか？」と疑問が生じる所だが、これはLP Eコアを「低負荷処理に特化したコア」と位置付けて、他のCPUコアから電力ドメインを分離して稼働させることを優先したためだ。

　バックグラウンド処理やI／O処理は局所ループで回ることが多く、この場合はL2キャッシュがヒットする。また、メモリへの書き出し処理も入出力バッファーへのアクセスが中心となるので、L3キャッシュへのコヒーレンシー維持はあまり意味をなさない。このことも、LP EコアをL3キャッシュとリンクしない構造とした理由だろう。

　なお、現行のCore Ultra 200VプロセッサもLP EコアはL3キャッシュとリンクしない構造なので、今回が初めてというわけではない。

あらゆる処理系とつながる「Memory Side Cache」

　一方で、LP Eコアは「Memory Side Cache（MSC）」には接続されている。

　MSCはCore Ultra 200Vプロセッサにも搭載されていた、ユニークな汎用（はんよう）キャッシュメモリで、メインメモリに最も近い場所にある。容量は8MBと大きめで、全てのCPUコアはもちろん、GPUコア、NPUコア、メディアエンジン（ビデオプロセッサ）、ディスプレイエンジンにも接続されている。キャッシュとメモリのコヒーレンシーは、「Home Agent」がつかさどる。

MSCは事実上の「L4キャッシュ」に相当するのだが、IntelはL3キャッシュを「ラストレベルキャッシュ」と見なしている。このMSCはグラフィックス処理にも効果があり、特に反復した局所アクセスが集中する超解像処理系には効果が大きいはずだ

---

　次回は、Panther LakeのCPUコア（Cougar Cove／Darkmont）について“深掘り”していく。

（取材協力：インテル株式会社）