0.4ボルト動作のDRAM回路、日立とエルピーダが提案

公開 2005年06月16日 18時59分

更新 2005年06月16日 07時01分

[ITmedia]

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　日立製作所とエルピーダメモリはこのほど、0.4ボルトで動作可能なDRAMの回路方式を提案した。次世代モバイル機器向け低電力メモリの基本回路方式だとしている。

　モバイル機器向けメモリには一般にSRAMが多く使われているが、データの大容量化が進み、一部機器でDRAMの採用が始まってきている。ただ、DRAMのメモリセルへの書き込み電圧（ビット線電圧）を落とすと情報保持時間が短くなるなどの課題があった。

　新回路は、1ビットの情報を記憶するのにメモリセル2つを使うツインセル方式を採用したのが特徴だ。シミュレーションの結果、ツインセルアレーのビット線電圧を0.4ボルトにしても、情報保持時間を1.0ボルトのシングルセルアレーと同等に保てることが分かった。メモリセルアレー消費電力を約60％低減できるという。

　メモリセルトランジスタの制御電圧（ワード線電圧）を3ボルトから1.8ボルトに抑える低電圧化方式も開発した。新回路技術により、低い動作電圧でも情報保持時間の向上と高速な書込み/読み出し動作が可能になるという。

　成果は、6月16日に開幕した国際会議「2005 Symposium on VLSI Circuits」（京都市）で発表する。

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