Intel、より高速なトランジスタの開発に注力

　米Intelは未来のトランジスタを見つけたのかもしれない。

　Intelの研究者らは、先端材料と製造技術を組み合わせた3次元構造のトライゲートトランジスタを組み合わせることで、高速でなおかつエネルギー効率の高い未来のプロセッサを提供できると感じている。6月12日に開幕したVLSI Symposium on Technology and Circuitsのプレゼンテーションで同社の研究者らは、そう語った。

　研究者らは自分たちの開発作業に関するディスカッションの席で、この組み合わせで構築したトライゲートトランジスタを使うことにより、Intelは少なくともあと数世代分のプロセッサでムーアの法則を維持できるだろう、と語っている。ムーアの法則とは、「プロセッサ上のトランジスタの数は2年ごとに倍増し、その分、性能も強化される」というもの。

　Intelのコンポーネント研究担当副社長兼ディレクター、マイク・メイベリー氏は、「このトランジスタ設計と材料と製造技術の組み合わせにより、本当に特別なものができる」と語っている。

　カンファレンスで討議されたトライゲート設計は、高誘電率（High-k）のゲート誘電体に、メタルゲート電極のほか、電力消費量を削減するためのストレインドシリコンと呼ばれる製造技術を組み合わせたもの。

　トランジスタはソース、ドレイン、ゲートで構成され、ソースとドレインを結ぶチャンネルが双方間に電気を流すためのパスを提供する。

　この場合、メタルゲート電極は、ソースとドレイン間のパスであるチャンネルの内部に電気を留める役割を果たし、ストレインドシリコン技術がプロセッサの基盤となるシリコン格子を操作して、プロセッサ内部の電気の流れを加速する。

　メイベリー氏はトライゲート技術をIntelの研究者が開発した技術の1つと位置付けているが、同氏によれば、この技術の組み合わせは、新しい製造プロセスへの移行時にもプロセッサの電力消費量を目標内に収めるためにも利用できる。

　こうした製造プロセスの移行では通常、配置をより緊密にすることで、プロセッサ上のトランジスタの数を増やせるため、性能を強化できる。

　Intelの研究者には同社がムーアの法則のペースを維持できるようにする責任があり、彼らは常に先を見越して、将来障壁となる可能性のある問題に留意している。そうした障壁の1つに、短チャンネル効果（SCE）と呼ばれる問題があるが、メイベリー氏によれば、この障壁はIntelの研究者が開発したトライゲート設計によって緩和できる。

　短チャンネル効果の問題は、プレーナトランジスタゲートの微細化に伴い生じる。標準的なプレーナトランジスタ設計の場合、電気はゲートを迂回しやすくなり、いわゆるリーク電流（トランジスタがオフポジションにある場合に消耗されるエネルギー量）が増加する。

　「この研究を早くから進めていなければ、ある時点で行き詰まっていただろう」とメイベリー氏。

　そこで、研究者らはトライゲート設計に取り掛かった。4辺のうち3辺でチャンネルを囲む設計だ。トライゲートトランジスタに特定の材料とストレインドシリコン技術を組み合わせることで、短チャンネル効果が抑制され、トランジスタはより効率的に動作できることになる。

　「こうすれば、デバイスをより強固でクリーンな方法でオフにできる。それにより、リーク電流も大幅に削減できる」とメイベリー氏。

　同氏によれば、速度の観点から最適化した場合、この設計を使ったトランジスタは、Intelの現行の最高レベルである65ナノメートルトランジスタよりも45％高速に稼働する。一方、電力の観点から最適化した場合には、リーク電流を50分の1に削減できる。

　メイベリー氏によれば、機能検証（Proof of Concept）用のSRAMセルのテストをしたところ、その中間を取れば、トランジスタを同じ周波数で動作させつつ、消費電力を35％削減できるという。

　このトランジスタ設計は大いに有望に見えるものの、まだ正式には製品に採用されていない。Intelには新しい製造技術への移行を実装する製造グループがあり、新しい設計を同グループに提案できるようになっている。ただし、同グループはアプローチを選択しなければならない。

　メイベリー氏によれば、同グループはまだ決断を下していない。

　「どの製造ノードを採用するかはまだ決まっていない」と同氏。

　2007年に始動予定のIntelの45ナノメートル製造技術はこの新しいトランジスタ設計を使用しない。だが同設計は、32ナノメートルまたは22ナノメートル製造プロセス（それぞれ2009年と2011年に登場予定）の有力な候補になっている。

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