「Sandy Bridge」のCPUコアが“整然と”並ぶ理由とは：Intel Developer Forum 2010（1/3 ページ）

　米Intelが主催する開発者カンファレンス「Intel Developer Forum 2010」（IDF 2010）が米国はカリフォルニア州サンフランシスコで9月13日（現地時間）より3日間の日程でスタートした。初日には米Intel社長 兼 CEOのポール・オッテリーニ氏による近況の総括と、米Intel Architecture Group（IAG）担当ジェネラルマネージャーのダディ・パルムッター氏による「Sandy Bridge」のプラットフォームプレビューが行われた。

　IDF 2010の第一報は、このSandy Bridgeにフォーカスして、明らかになった概要を紹介する。

主役はやっぱり「Sandy Bridge」

　ここ数年のIntelは、「Tick Tock」モデルと呼ぶCPU開発ロードマップを進めている。これは、1年ごとに「アーキテクチャの刷新」「プロセスルールの移行」という2つの異なるCPU開発を交互に行うもので、CPUの進化をプロセルルールとアーキテクチャに分けて行うことで、無理のない技術革新を進められるというメリットがある。

　現行の「Westmere」はプロセスルールを進める「Tick」世代にあたり、アーキテクチャ的には「Nehalem」世代をほぼ踏襲している。次世代の「Sandy Bridge」はアーキテクチャを刷新する「Tock」の世代にあたり、Nehalemを改良したアーキテクチャが採用されることになる。

　これまでに明らかになっているSandy Bridgeの仕様について、最も注目されているのがCPUコアとGPUコアを1つのダイに統合したIntel初のメインストリームCPUという点だ。

　Westmereでも1つのCPUにCPUコアとGPUコアが同居しているが、こちらは2つの異なるチップを組み合わせて1つにパッケージングしただけであり、機能的には独立して動いている。Sandy Bridgeでは、CPUとGPUが完全に統合され、さらにプロセスルールも統一される。WestmereではCPUコアが32ナノメートルプロセスルールであるのに対し、GPUとチップセットは45ナノメートルプロセスルールと異なっていた。これがSandy Bridgeでは32ナノメートルプロセスルールに統一する。

　以上は、IDF 2010の開催前までに判明している情報だ。IDF 2010で公開された「Sandy Bridgeの詳細情報」で、特に注目を集めたのが「リングバス」だ。

GPUを強化する内蔵キャッシュと「リングバス」

　Sandy Bridgeの新情報として発表された「リングバス」では、CPU内部のキャッシュメモリにリング状の通信経路を設け、ここに、CPUコアやGPUコア、メモリコントローラなど各種コントローラが接続する。リング型バスは信頼性が高く、通信の「渋滞」が発生しにくいことでパフォーマンスを得やすい。これにキャッシュメモリを組み合わせることで、複数のコアが存在するCPU内部での通信をさらに高速化するのが狙いとみられる。

　この構造で最も恩恵を受けるのがGPUコアで、従来のチップセット内蔵型GPU（iGPU）で問題だったDRAMへのメモリアクセスがリングバスにあるキャッシュメモリによって削減することで、アクセスの高速化が期待できる。ほかにも、CPUコアを含めて処理がリングバスのキャッシュメモリ内で完結している間は外部への通信が最小限度で抑えられるため、アプリケーション次第ではパフォーマンスの向上が期待できるという。