最新記事一覧
Intel Foundry ServicesとArmは2023年4月、Intel 18Aプロセス技術向けにArmのIPを最適化することに合意した。この協業が半導体業界にもたらす影響と可能性について、業界の各アナリストに聞いた。
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前回に引き続き、2022年6月にAppleが発売した、「M2」プロセッサ搭載の「MacBook Pro」について報告する。内部の主要チップを開封し、過去のApple製品に搭載されているチップと比較してみると、Appleが社内でのIP共通化を徹底して進めていることが明らかになった。
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TSMCは、3nm FinFETノードを発表した。2022年後半に量産を開始する予定としている。同技術は、半導体設計における性能と電力効率、トランジスタ密度を向上させることができるだけでなく、これらのオプションのバランスを選択することも可能だという。
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本シリーズの最終回となる今回は、前回に続き「システム・製造協調最適化（STCO）」を解説する。
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7nm以降の技術ノードでは、「設計・製造協調最適化（DTCO）」だけでなく、「システム・製造協調最適化（STCO：System Technology Co-Optimization）」も利用することでPPAあるいはPPACのバランスを調整することが求められるようになってきた。
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今回から、「設計・製造協調最適化（DTCO）からシステム・製造協調最適化（STCO）へ」の講演概要を説明する。
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後編となる今回は、1本のスーパービアがブロックするトラック数を減らしたときに生じる問題と、その解決策を述べる。
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今回から、スーパービアが抱える本質的な課題と、その解決策を前後編の2回に分けて解説する。
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今回はCFETのトランジスタ構造と、CFETは製造方法の違いによって2種類に分けられることを説明する。
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引き続き、FinFETの「次の次」に来るトランジスタ技術（コンプリメンタリFET／CFET）の講演部分を紹介する。今回は、CFETがCMOS基本セルの微細化に与えるメリットを具体的に解説する。
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今回は、CMOSロジックの基本セル（スタンダードセル）を微細化する手法の変化と、フォークシート構造の利点について解説する。
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前回に続き、「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を紹介する。imecは、フォークシート構造のトランジスタの研究開発に力を入れている。
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今回からは「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を報告していく。
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今回は、CMOSロジックの基本セル（スタンダードセル）に電源を分配する電源供給配線網（PDN：Power Delivery Network）のレイアウトを解説する。
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今回は、BPR（Buried Power Rail）の複雑な構造を説明する略語を定義するとともに、金属材料の候補を解説する。
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電源／接地配線を基板側に埋め込む「BPR（Buried Power Rails）」について解説する。
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セイコーエプソンは、DMOSに特定用途向けIPコアと論理回路を混載した高耐圧、大電流対応DMOS-ASICの外販ビジネスに参入する。第1弾として、セミカスタムIC「S1X8H000」「S1K8H000」シリーズの国内受注を開始した。
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今回は、CMOSロジックの高密度化手法を簡単に解説する。
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「IEDM2020」から、imecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏の講演内容を紹介する。CMOSを3nm以下に微細化するための要素技術を解説する講演だ。
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セイコーエプソン（以下、エプソン）は2021年5月26日、高耐圧、大電流のDMOS-ASICを外販する事業を開始したと発表した。DMOSにIP（Intellectual Property）コアと論理回路を混載して1チップ化したもので、第1弾として「S1X8H000／S1K8H000シリーズ」を開発。国内での受注を開始する。
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本シリーズの最終回となる今回は、シングルダイ（1枚のシリコンダイ）にモノリシックに成長させる3次元集積化技術について解説する。
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実際、半導体業界全体で、多くの半導体製品（およびこれらの代替品を含む）の平均寿命は3〜5年未満といわれ、製品群によっては約2年というようなケースも散見されている。このことからも、半導体の製造中止は非常に身近な問題であるといえる。ここでは、その対策について検討する。
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オンラインで開催された半導体デバイス／回路技術に関する国際会議「VLISシンポジウム 2020」（2020年6月15〜18日／ハワイ時間）で、IBM Researchの研究グループは先端CMOSにエアスペーサーを導入する技術を発表した。
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Intelは2019年4月2日（米国時間）、10nmプロセスを採用したFPGAの新ファミリー「Agilex（アジレックス）」を発表した。Agilexは、Agility（素早さ）とFlexibility（柔軟性）を掛け合わせた名称だという。
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Intelがまた会社を買収した。「eASIC」という少々特殊なASICを扱っている会社だ。そもそもASICって何？ eASICのアドバンテージはどこにあるのか、を解説する。
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今回から、12月5日午後の注目講演を順次紹介していく。電荷ベースのメモリ、最先端CMOSのさらなる微細化手法、最先端の金属ゲート技術やコンタクト技術など、興味深いテーマが並ぶ。
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シリーズ最終回となる今回は、これまでの内容をまとめてみよう。トランジスタの将来像から、消費電力と性能のバランスの取り方、微細化（スケーリング）の余地の拡大まで、ひと通り振り返る。
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今回は、トランジスタ密度をFinFETに比べて、より高められる素子の構造について触れる。代表的なものが、円筒状のチャンネルをウエハー表面と平行に配置する「ホリゾンタルナノワイヤ（HNW）」と、垂直に配置する「バーチカルナノワイヤ（VNW）」である。
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今回は、携帯機器などの用途に求められる消費電力の点から、CPUの性能を見てみよう。まず覚えておきたいのは、ゲート長ごとに性能と消費電力のトレードオフが存在するということだ。
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今回は、CPUコアの性能（動作周波数）とレイアウト設計の関係を見ていこう。CPUコアの性能は、レイアウト設計によって大きく変わる。CPUコアの性能とシリコン面積、消費電力は独立ではない。回路が同じでも、シリコン面積が2倍違うということもある。逆に、回路を工夫すれば、トランジスタ数を減らしてシリコン面積を削減することも可能だ。
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今回は、回路がどのようにレイアウトされていくのかを見てみよう。回路図が同じでも、実際にシリコンのスタンダードセルとして具現化すると、レイアウトがだいぶ異なる場合もある。ARMの講演では、コンパレータを例に取って説明していた。
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「スタンダードセル方式」の「スタンダード」とは、セルの高さと横幅が標準化されていることを指す。今回は、スタンダードセル方式で、高さの異なるセルを特性に応じて使い分ける方法と、同じ高さのセルで電流駆動能力を高める方法を紹介する。
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今回は、ロジック設計の変遷をたどっていこう。現在の主流である「スタンダード方式」の他、FPGAに代表される「セミカスタム」などがある。
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「カスタムLSIの開発期間を短縮し、設計やチップのコストを節減したい。消費電力ももっと小さくしたい」。技術商社の丸文は、こうしたIC設計者の要求に対して提案しているのが、FPGAとASICの特長を兼ね備える「TeneX」だ。このTeneXに、最大6.5Gビット/秒のトランシーバを搭載した新製品「TeneX-GX」が登場した。
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STは、28nmプロセスを適用したFD-SOIの試作品を生産する準備が整ったと発表した。同社は、「FD-SOIは、プレーナ型バルクCMOSやFinFET CMOSなどに比べて、性能や消費電力、製造性の間のトレードオフが少ない」と主張している。
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ASICは今、プロセス技術の微細化に伴って開発費と開発期間が膨らんでおり、一部がFPGAに移行している。ただしFPGAは、チップ単価だけを比較するとASICよりも高くつく。そこで技術商社の丸文は、米国の新興ベンダーの新型ストラクチャードASICを提案し、“FPGAからASICへ”という逆潮流を生み出すことを狙う。
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Actelを2010年に買収してFPGA市場に参入したMicrosemiが、Cortex-M3コアを内蔵する不揮発性FPGAの新製品を発表した。高度なセキュリティ機能を特長として打ち出しており、ハイエンドの産業機器や、防衛・航空宇宙分野の機器、医療機器、通信機器などを狙う。
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FPGAに実装されるさまざまな回路の中で、プロセッサコアの果たす役割の重要度が高まっている。しかし、プロセッサコアをFPGAに実装して、有効に活用するためにはいくつかの課題に留意しておく必要がある。本稿では、まず、FPGAにおけるプロセッサコア利用の歴史と、主要ベンダーのプロダクトを紹介する。
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次世代FPGAの姿がいよいよ鮮明に見え始めた。ハイエンドFPGAは、ネットワーク機器の高性能化に対応すべく、入出力帯域幅を大幅に広げる。そうした中、ハイエンド品に適用する製造プロセス技術の微細化競争で新たな動きがあった。微細化は、ハイエンド品の応用可能範囲に大きな影響を及ぼす要素だ。微細化が進むのはハイエンド品だけではない。異なる市場を狙う不揮発性FPGAでも、次世代品がその姿を次第に現し始めている。
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半導体製造プロセスの微細化が進むに連れ、ICの動作の信頼性を保証するために用いられる、電源グリッドの電力解析の重要性も高まっている。その半面、より複雑な電源構成を持つ昨今のICでは、解析の難易度が上がっていることも事実だ。本稿では、65nmプロセスで製造するSoCの設計について行った解析の手順と、解析結果を紹介する。
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昨今のSoC設計では、そのフローの大部分をIPの集積作業が占めると言っても過言ではない。それにもかかわらず、IPの選定や集積の作業を自動化するツールはほとんど存在しないし、IPを本当にブラックボックスとして扱うことができているわけではないというのが実情である。IPは、設計作業の抽象度を高めるという役割を本当に果たすことができているのだろうか。
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最先端の機器に用いられるようなSoCを設計するためには、最新のEDAツールの適用や、微細な半導体製造プロセスへの対応など、これまでとは異なる設計フローが必要になっている。本稿では、まず、SoCの設計フローに変化をもたらしている要因について説明する。そして、最新のSoC設計の事例を基に、新たなSoCの設計フローで留意すべきポイントについてまとめる。
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標準規格にのっとった機能を実現する半導体IPは、当然のことながらコンプライアンステストに合格していなければならない。しかし、実際にIPの品質を完全に保証するには、それよりもはるかに困難な作業が必要となる。
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組み込みプロセッサを使用するアプリケーションでは、コストを抑えた上で、少しでも高い性能を得たいというケースが多い。ソフトIPを利用する場合に、この要求を満たすのは容易なことではない。しかし、適切な設計/実装フローを用いて最適化を実施すれば、最高の性能を引き出すことも可能である。
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ハッカーがセキュリティを破る手法の1つに、暗号化回路に用いられる各種デバイスの電気的動作など、ハードウエアレベルの物理的な現象を利用する「サイドチャンネル攻撃」がある。このサイドチャンネル攻撃の中でも、半導体チップのリーク電流を利用する手法に対し、憂慮の声が挙がっている。本稿では、微細プロセスで増大するリーク電流を測定/解析することで、暗号化回路の秘密鍵に関する情報が読み取られる可能性について考察する。
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ICの設計が複雑さを増すに連れ、開発フローの早い段階でプロトタイピングを導入する必要性が高まってきた。しかし、ICプロトタイピングに割くことのできる時間は限られており、製品化の際に致命的となりかねない潜在的な問題を効率良く確実に検出するのは、実際には困難なことである。本稿では、こうした問題を解決するために、ICプロトタイピングツールにはどのような機能が要求されるのか、そうしたツールを使いこなすにはどうすればよいのかといったことを明らかにする。
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SoCの製造にどのプロセスを用いればよいのか――一昔前であれば、この問いに対する答えを出すのは、さほど難しいことではなかった。しかし、多様化するトランジスタ技術を利用したさまざまな回路ブロックがSoCの構成要素になり、またプロセスの微細化にかかわる常識が従来とは異なるものとなった結果、この選定は一筋縄ではいかない複雑なものとなった。本稿では、さまざまなトレードオフ要因によって複雑化したこの選定作業の現状を整理したい。
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多くのIC設計者にとって、45nmのプロセスノードが現実のものとなる日が近づいている。45nmプロセスでは、90nm/65nmプロセスから何が変わるのか。IC設計者は新たに何を学べばよいのか。ファウンドリ、EDAベンダーの動向を基に、45nmプロセスにおける課題を浮き彫りにしたい。
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