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» 2005年08月16日 19時20分 UPDATE

IBMと東芝、Hot ChipsでCellを解説

IBMと東芝の技術者が、Cellの内部構造や外部接続、コプロセッサなどについて講演を行った。(IDG)

[IDG Japan]
IDG

 IBMと東芝の半導体設計者は8月15日、Hot Chipカンファレンスにおいて、Cellプロセッサに関して内部構造や外部接続、ビデオ性能を向上させるよう設計されたコプロセッサなど幾つかの情報を明らかにした。

 CellはIBM、東芝、ソニーが共同設計したマルチコアプロセッサで、プレイステーション 3に採用される予定だ。3社は高精細テレビレコーダーなどの家電や、ブレードサーバなどのエンタープライズコンピュータでもこのプロセッサは役に立つと考えている。

 Cellはおそらく、約3.2GHzで動作するのだろう。講演者はプレゼンテーションで2度、3.2GHzというクロックスピードを例として挙げた。CellはIBMのPowerアーキテクチャを基盤とするが、負荷の高い作業はSPE(synergistic processing elements)と呼ばれる8個の処理ユニットが実行する。

 これらSPEの接続が、Cellの「バックボーン」を提供するEIB(Element Interconnect Bus)と呼ばれる内部バス構造になると、IBMの上級技術スタッフ、スコット・クラーク氏は説明した。同氏によると、このバスは実際には、幾つかのインターコネクトの輪を使っている。このインターコネクトは、SPEをデータで満たしておくために、SPEと高速メモリおよびI/Oコントローラの間でデータをやり取りするという。

 EIBは1秒当たり16GバイトのデータをCellに送り、同時に16GバイトのデータをCellから送り出すことができると同氏。

 この帯域を満たすには、Rambusが設計したメモリとI/Oコントローラのサポートが必要だと同じくIBMの上級技術スタッフ、、ケント・ハッスルホースト氏。Cellは実際には、RambusのXDRメモリをサポートする2つのオンチップメモリコントローラを使う。

 Cellは理論上は最大64Gバイトのメモリをサポートするが、それだけのメモリを家電に搭載するコストを考えると、メモリ構成はXDRメモリおよそ1〜2Gバイトが現実的だとハッスルホースト氏は語った。

 製品設計者はCellをシングルチップとしても、マルチチップ構成でも利用できるとクラーク氏。同プロセッサのI/Oバスを使えば、Cellを別の直接Cellと接続することが可能だ。2個のCellから成るグループに接続する場合には、別途スイッチが必要になるという。

 また設計者は、東芝が開発した「スーパーコンパニオンチップ(SCC)」という新チップを追加できると、同社の講演者タカユキ・ミハラ氏は説明した。同氏によると、ビデオデコーディングのための追加サポートが必要な家電では、CellのI/OポートにSCCを接続すれば、1台のデバイスで最大48本の標準精細度のビデオストリームをデコードできるという。

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