Nehalemを理解しよう：Intel Developer Forum 2008（1/2 ページ）

[鈴木淳也，ITmedia]

メモリコントローラの統合で大きく変わるアーキテクチャ

　こちらやこちらで紹介したように、Nehalemでは用途やプラットフォームによって2コア、4コア、8コアのモデルが用意されることになる。現時点でもコア数に関するコンフィグレーションに不明な点が多いが、サーバやハイエンドのマシンにはコアが多いモデルを提供し、メインストリーム向けのデスクトップPCやノートPCには2コアなどのコンフィグレーションが割り当てられるようだ。

　ここで注意しなければならないのは、コンフィギュレーションによって異なるのはコア数や3次キャッシュ容量、インタフェースまわりのみで、コアの基本的なデザインはすべてのプラットフォームで共通になる。そのため、「Turbo Mode」のようなNehalemで導入される機能は、サーバからノートPCまですべてのプラットフォームで利用できることになる。もっとも、プラットフォームによってTDPの制約やボディの熱設計に違いが出るため、Turbo Modeをフルに使うような動作が必ずしもできるわけではなさそうだ。

　Nehalemからは、メモリコントローラがCPU側に内蔵される。Intelの資料でも、Nehalem EP（2-way サーバ向けのDP製品）のメモリコントローラに3チャネルのDDR3インタフェースが搭載されている構成が紹介されている。Nehalemで実装されるメモリのチャネル数はプラットフォームによって異なり、例えば、メインストリーム向けのNehalemでは2チャネルになるといわれている。Nahalem EPはDPモデルだが、チップセット（Tylersburg EP）を介して2つのCPUが接続される。このNehalem EPとチップセット間の接続は「QuickPath Interconnect」（QPI）でポイント・ツー・ポイント接続が行われているなど、従来のFSBによるバス共有型アーキテクチャとは異なる方式を採っている。

用途やプラットフォームによってコアの数が異なるNehalemが提供されるが、基本的なコアブロックはすべてのプラットフォームで共通だ。違いは3次キャッシュより下のインタフェース部分になる

　これまでであれば、CPU間の通信やメモリアクセスで必ずチップセットを経由する必要があった。だが、バスが高速化していること、それ以上に、Nehalem世代でメモリコントローラがCPU側に移動したことで、QPIを通じてコンポーネント同士が直接通信を行う形態へと変更された。この例では2つのCPUのみだが、CPUの数が増えても、すべてのCPUをQPIでポイント・ツー・ポイント接続することになる。つまり、4つCPUでシステムが構成される場合は、CPU間接続だけで1つのCPUで最低3つのQPIリンクが発生する。CPUは自分のメモリコントローラに接続された“ローカル”メモリだけでなく、QPIを通じて別のCPUに接続されたメモリモジュールへとアクセスすることも可能だ。ただし、この場合はローカルのメモリと比較して1.7倍ほどのレイテンシが発生する可能性があるという。

ハイエンドと普及価格帯で大きく異なるシステム構成

　Nehalemのプラットフォームごとに異なる構成の違いと登場時期についてまとめてみよう。Nehalemが当初ターゲットとするのはDPサーバとハイエンドデスクトップPC向けの市場だ。それ以外のプラットフォームについては、2009年以降に順次切り替わっていくことになる。特に、メインストリーム向けデスクトップPCとノートPCではPenryn世代とNehalem世代が2009年を通して並存するといわれているように、すべてがいきなりNehalemに切り替わるということはない。比較的緩やかに移行が進んでいくと考えていいだろう。

2008年に登場する第1世代Nehalemの基本デザイン。3チャネルのDDR3インタフェースを搭載し、Intel X58 Expressチップセットで接続される

従来のバス共有型アーキテクチャとは異なり、QuickPath Interconnect（QPI）によるポイント・ツー・ポイント接続が基本となる。これはサーバからノートPCに至るすべてのプラットフォームで共通だ。コアの数が増えるとQPIのリンク数が増える点に注意しておきたい