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» 2011年11月29日 16時30分 公開

マルチコアから高性能コアで進化を目指すインテルのCPUSandy Bridgeは“12畳半”のはずだった(2/4 ページ)

[本間文,ITmedia]

あと10年でスマートフォンは100ギガFLOPSが必要だ

 マイクロプロセッサ誕生40周年をうけて、米Intel 最高技術責任者(CTO)のジャスティン・ラトナー氏は、「次の40年間に起こる革新は、過去1万年におよぶ人類史上で起きたあらゆる革新をすべて足し合わせた数と同等、もしくは上回るだろう」と、これからも半導体の技術革新を加速させていく意向を示した。

 インテルが目指すゴールは明確だ。「コンピューティングデバイスは、もっとインテリジェントになる必要がある。まわりの状況や過去の動作履歴などを参照して、ユーザーが次にやりたいと思うことを判断できるようになるべきだ」と、ラトナー氏は予想する。インテルは、この技術を10年以内にPCだけでなく、携帯電話などインターネットを利用するITデバイスすべてで実現できるようにしたいと考えているようだ。そのためには、スマートフォンでも100ギガFLOPSの演算処理性能が必要となると試算される。

 このため、ラトナー氏は「今後10年間で、消費電力を300分の1にする必要がある」と指摘する。ちなみに、100ギガFLOPSの演算処理性能とは、Core i7-2600K(109GFLOPS)が携帯電話に搭載されるのと同じと考えれば分かりやすいだろう。ただし、ラトナー氏によれば、「この演算性能を現在の携帯電話向けのモバイルプロセッサで実現しようとすれば、600ワットの消費電力が必要になる」と説明する。同氏は、この演算性能を10年後には2ワット以下で実現するというのだ。

インタビューに答えるラトナー氏(写真=左)。インテルは、2ワットで100ギガFLOPSを実現するシステムを10年以内に実現することも検討している。現在、200ワットで100ギガFLOPSを実現しているシステムを、2018年には2ワット以下で同じ性能を実現できるようにする。そのCPUの消費電力はわずか0.5ワット以下となる見通しだ(写真=中央、右)

 インテルは、すでにこの目標を実現すべく、新しい技術革新を生み出そうと動き出している。その一部は、過去のIntel Developer Forum(以下、IDF)で公開されている。2011年9月に開催されたIDF 2011 San Franciscoでは、ラトナー氏自らが個別インタビューで今後10年間で消費電力を300分の1にする要素技術について説明した。

 「消費電力を低減するために重要になるのは、リーク電流をいかにして抑えるかにかかっている」と、ラトナー氏は語る。半導体はムーアの法則通り、半導体プロセスルールの進化とともに、トランジスタ数を増大させてきた。特に、ここ数年、半導体プロセスルールが微細化するごとにリーク電流は増える傾向にあり、このことがCPUの高性能化のペースを鈍化させてきた。2004年に90ナノメートルプロセスルールを採用したPentium 4でトランジスタのリーク電流と熱密度の問題が深刻化し、インテルは、マルチコアCPUへと舵を切った。しかし、その後もプロセスルールの微細化ごとにリーク電流の問題は深刻度を増し、45ナノメートルプロセスルールではトランジスタに用いるゲート絶縁膜の素材に高誘電率の“High-K”を採用することで、漏れ電流を抑えるなどの工夫をしてきた。

 現在、この問題に大きなブレイクスルーをもたらすと期待されているのが、インテルが22ナノメートルプロセスルールで採用する「3Dトライゲートトランジスタ」技術だ。

 半導体を構成するトランジスタは、「ソース」と呼ばれる電流の貯蔵エリアと「ドレイン」と呼ばれる排出路の間に、「ゲート」と呼ぶ“せき”を設けることで、電流を流したり止めたりという制御を行なっている。しかし、半導体プロセスルールが微細化するごとに、ゲートそのものも小さくなり、それに伴い漏れ電流も増え続けてきた。そこで、3Dトライゲートトランジスタ技術では、ゲートを3次元構造にすることで、小さなエリアでも漏れ電流を抑制できるようにする。

 インテルで半導体製造技術の開発を担当するマーク・ボア氏は、「この技術は、ソースとドレインを“台地”としてトランジスタ上に構築し、その間にゲートを90度に遮る壁とすることで、これまで1つの面だけで電流制御を行なっていたところを、両側面と上面の3面で電流制御ができるようにすることで、漏れ電流を低減できる」と説明、さらに、「この構造では、ソースとドレインの面積も増やせることから、より多くの電流をトランジスタに流せる上、ゲート長を短くできるため、高クロック化などの高性能化も容易になる」とする。なお、トライゲートとは“3面をゲートにする”ことを意味する。ラトナー氏は、「22ナノメートルプロセスルールで導入する3Dトライゲートトランジスタ技術の採用によって、消費電力が50%低減できる。この技術は、今後、プロセスルールの進化とともに半導体の消費電力を低減し続ける要素技術となる」という。

プラナー(平面)構造を採用する現行32ナノメートルプロセスルールと(写真=左)、22ナノメートルプロセスルールで採用される3Dトライゲートトランジスタ技術(写真=中央)。3Dトランジスタ技術では、リーク電流を抑えることができるだけでなく、後ほど紹介する“しきい電圧”も下げられる(写真=右)

 しかし、3Dトライゲートトランジスタ技術だけでは、10年後に消費電力を300分の1にすることは難しい。そこで、インテルはさらに

1. CPUに電力供給回路も組み込むことで電力効率を引き上げる

2. CPUをより低電圧で動作できるようにする

3. メニーコア化とメモリ帯域の拡大で演算処理性能を引き上げる



という、3つのアプローチで、低消費電力で、かつ、パワフルなCPUを実現しようとしている。

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