JEDECが「HBM3」の仕様書を公開 転送速度は毎秒819GBに

メモリの規格を策定する業界団体であるJEDECは1月27日（米国東部時間）、次世代のメモリである「HBM3（High Bandwidth Memory 3）」の仕様書を公開した。

[ITmedia]

　メモリの規格を策定する業界団体であるJEDECは1月27日（米国東部時間）、次世代のメモリである「HBM3（High Bandwidth Memory 3）」の仕様書（JESD238）を公開した。HBMは広帯域、低消費電力で、実装面積が狭いところでも比較的大容量を確保できることから、GPUやハイパフォーマンスコンピューティング（HPC）での使用例が多い。またIntelは、次世代Xeonである「Sapphire Rapids」のラインアップに、HBMを内蔵した製品を用意する予定となっている。

Intelは、次世代Xeonである「Sapphire Rapids」のラインアップに、HBMを内蔵した製品を用意する予定だ

　HBM3では、データ転送速度を1ピン当たり毎秒6.4Gbpsに引き上げた。これはHBM2の2倍に当たる。この結果、メモリデバイスごとのデータ転送速度は毎秒819GBまで上がった。チャネル数もHBM2の8チャネルから倍の16チャネルに引き上げた。1チャネルを2本の疑似チャネルとして扱えるため、合計で32の疑似チャネルを使える。

HBM3の仕様書公開を知らせるWebページ

　HBMの特徴であるTSV（Through Silicon Via：シリコン貫通電極）を利用した積層メモリについては、4層、8層、12層に対応し、将来は16層まで対応する。1層当たりのメモリ容量は8Gbitから32Gbitまで対応。メモリデバイスごとの容量は4GB（8Gbitを4層）から64GB（32Gbitを16層）まで実現できる。

　エンタープライズ用途で使用する企業から要望が多い、RAS（Reliability、Availability、Serviceability：信頼性、可用性、保守性）も強化した。「Symbol-Based ECC」という誤り訂正符号の機構をダイ上に実装した他、リアルタイムのエラーレポート機構も搭載した。消費電力の削減も進め、信号の振幅を小さくし（0.4V）、1.1Vで動作する。