Intelの新型CPU「Core Ultraプロセッサ（シリーズ3）」を支える「Intel 18A」と「PowerVia技術」を見てきた（2/3 ページ）

[西川善司，ITmedia]

Intel肝いりの技術「RibbonFET」は何が優れている？

　CPUやGPUを始めとして、PCやゲーム機に搭載される各種プロセッサは、無数の微細なトランジスターを“相互接続”して構築した論理回路を組み合わせることで成立している。

　例えば、近年の高性能GPUは1チップ内に地球人口（約82億人）の10倍以上の数のトランジスターが実装されている。NVIDIAの「GeForce RTX 5090」の総トランジスター数は920億個だ。750mm²のダイに、地球人口の約11.2倍のトランジスターが“住んでいる”。

　このように、高性能かつ高機能なプロセッサを作るには、単位面積当たりにより多くのトランジスターを実装しなければならない。なので、半導体業界はトランジスターをより小さく実現するための技術に磨きをかけているのだ。

　このトランジスターの実装密度の目安が，この記事でもたびたび使っている「プロセスノード」というキーワードだ。以前はナノメートル（nm）単位で表記してきたが、今後は先述の通りオングストローム（A）で表記されるようになっていく流れがある。

　プロセスノードが22nmくらいまでは、トランジスターの「ゲート長≒ノード値」となることが多かった（90nmくらいから、ズレは出ていたが）。最近では、ゲート長はほとんどそのままで、トランジスターを立体集積させることで集積度を上げる手法が使われるようになったため、プロセスノードは「ゲート長換算で何nm相当」という意味合いで表されるようになっている。

FinFETに限界が見えてきた

　さて今回、Intelが実用化した新プロセスノード「Intel 18A」を実現するために開発された新構造のトランジスターについて解説を始めよう。

　そもそも「トランジスター」とは、「ゲート」と呼ばれる部位に対する電力制御を行うための素子で、「ソース」部と「ドレイン」部の間（≒チャネル）の通電を制御する。

　22nmプロセス以降で活用された「FinFET（Fin Field-Effect Transistor）」と呼ばれるトランジスターのおかげで、半導体のプロセスノードは一桁台まで順調に微細化が進んだ。しかし、2nmのあたりから、ソース部とドレイン部からの電界の回り込み（ノイズ）の影響が強くなり、結果的にゲートの静電制御が効きにくくなるようになってしまった。

　ゲートを短くし過ぎたことで、ソース側／ドレイン側の電界の影響を受けて、ゲートが言うことを聞かなくなってしまう――この現象は「短チャネル効果（SCE：Short-Channel Effect）」と呼ばれるものだ。トランジスターの話をするときにはゲートを「水門」、チャネルを水流（水路）で例えることが多いが、2nmプロセスあたりから水路を短くしすぎた結果、水の流れがむしろ悪くなってしまったと考えると理解しやすい。

そこで登場したのが「RibbonFET」

　この問題を解決すべく登場したのが、Intel 18Aプロセスで実用化された新構造のトランジスター「RibbonFET（Ribbon Fin Effect Transistor）」だ。これはIntel独自の呼称で、一般的には「GAAFET（Gate All Around Fin Effect Transistor）」と呼ばれる。

　GAAFETを世界で初めて実用化したのはサムスン電子で、2022年に3nm相当プロセスで採用している。TSMCも、Intelとほぼ同じタイミングで「N2」という2nm相当プロセスで実用化した。

　下の図は最もベーシックな「PlanarFET」、FinFET、そしてGAAFET（RibbonFET）の構造を簡単に図示したものだ。

3種類のFET（Fin Effect Transistor）を図示したもの。FinFETの“ひれ”、GAAFETの“ひげ”のようなものは、ゲートに接触しているものの貫通はしていない。実際のソース／ドレイン端子は垂直方向に別途引き出した端子となるが、図示する際は描かれない（省かれる）ことが多い

　図を見比べると、RibbonFETではソース部からドレイン部に流れるヒゲのようなものが複数あることに気が付く。この構造によって、トランジスターのチャネル量が事実上増えたことになるため、ノイズの影響が小さくなり、短チャネル効果も解消され、ゲート制御がよりうまく働くようになるのだ。

　おまけに、チャネル量が事実上増えたことで水（＝チャネル）の流れが良くなる効果も付いてくる。

「PowerVia」の採用でプロセッサの作り方も変わる

　従来のプロセッサ製造法では、微細なトランジスター群がつながりあって形成される微細な信号線と、電源を供給する配線が隣接／混在する構造となっていた。

　超高速な信号のやりとりを行うトランジスターと、その入出力信号用の配線にとって、強い電気が流れる電力供給配線はノイズ源となりやすい。このことは、プロセッサのパフォーマンス向上の妨げともなりうる。

　この問題を解決するために、Intelが業界一番乗りで実用化した新技術が「PowerVia」だ。端的にいうと、PowerViaは「トランジスター層」「給電回路」「信号回路」をほぼ完全に分離した構造のプロセッサを製造できる工法だ。

　ノイズ源とトランジスター群と信号配線層を完全に分離できることから、動作クロックを引き上げやすく、太い給電回路と細い信号回路を分離できることから、信号配線（回路）の最適化、ひいてはトランジスターの増量にも貢献する。

　ただし、イメージの通りPowerViaは高コストなチップ製造法だ。それだけに、今回のCore Ultraプロセッサ（シリーズ3）がそうであるように、プロセッサ全体に適用するのではなく、高機能／高性能が必要なチップ（タイル）の製造に活用するという。

PowerViaを採用して形成したプロセッサの断面図。茶色配線は給電回路を、そして黄色配線はトランジスターや信号回路を表している。中央がトランジスター層で、先に紹介したRibbonFETがここに並ぶことになる

　ところで、PowerViaを用いた半導体の製造工程は、従来の工法とは手順が異なる。下図はその製造手順だ（流れとしては、左から右に工程が進む）。

PowerViaを適用した半導体の製造プロセス。右端が最終状態となる。実際のチップは上下逆転して電源配線層（図では上側）の方をパッケージ基板（ソケット側）にして活用することになる

　PowerVia工法では、最初に「トランジスター層」と「信号配線層」だけをウエハー上に積層し、そこでいったん作業を終了する（上図の左から1番目と2番目）。その後、ウエハー自体を“ひっくり返して”、今度は先ほどとは反対方向に「電源配線」を積層していく(上図の左から3番目）。このウエハーの反転工程は「ウエハ−フリップ」と呼ばれる。その後、今度は反転させたウエハーに対し「電源供給配線」を積層して形成していく。

　こうして、電源配線と信号配線が極力分離された構造が成立し、プロセッサがより高クロックで動作ができるようになるわけである。配線の最適化によって、電気抵抗も抑えられるので、省電力効果も期待できるとされる。

　なお、チップからの出力信号線は信号配線層（Frontside）から取り出して「再配線層（RDL）」や貫通ビアなどで裏面側に引き出してパッケージに接続する。この工程は「フリップチップ」と呼ばれる（先述のウエハーフリップとは全く異なる工程）。