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» 2013年05月29日 11時58分 UPDATE

新世代APUでIntelとの差を詰めるAMD:プレイステーション 4にも搭載される「Jaguar」コアって何だ? (1/4)

AMDの第2世代省電力APU、“Temash”と“Kabini”のアーキテクチャを分かりやすく解説。

[本間文,ITmedia]

 AMDの第2世代省電力APUとなった“Temash”(テマシュ:開発コード名)と“Kabini”(カビニ:開発コード名)は、半導体製造プロセスを28ナノメートルに微細化させただけでなく、CPUアーキテクチャやグラフィックスアーキテクチャも一新している。

 両APUは、CPUコア数や2次キャッシュの容量などの異なる製品もラインアップされるが、半導体そのものは共通。例えば、デュアルコア版はキャッシュ容量の一部を無効にしたものだ。つまり、半導体設計やアーキテクチャはまったく同じと言ってよい。そこで、今回はAMDの新APUをアーキテクチャの側面から分析していくことにしよう。

og_jaguar_001.jpgog_jaguar_002.jpg KabiniとTemashのダイショット。両APUは半導体を共用し、動作クロックの違いや一部機能を制限することで、ラインアップ展開を図る(画面=左)。Kabini、Temashの基本構成(画面=右)

第2世代省電力APUのポイント

 AMDは、TemashとKabiniにおいて、

1. CPUコアに新アーキテクチャのJaguar(ジャガー)コアを採用

2. グラフィックスコアとしてGCN(Graphics Core Next)を採用

3. チップセット機能も完全統合したSoC(System-on-a-Chip)の実現

という、3つの進化を遂げた。同社が目指すのは、省電力性能の追究だけではない。各コアやチップセット部をモジュラー構造にすることで、より柔軟な半導体設計を可能にしている。

og_jaguar_003.jpg ソニーが年内に市場投入を計画しているプレイステーション 4も、Jaguarコアを採用。いわばTemashやKabiniと同系列のプロセッサを搭載する

 その一例が、ソニーが今年末に市場投入を計画している「プレイステーション 4」であり、同製品もJaguarコアとGCNグラフィックスコアを統合したAPUを採用する。つまり、TemashやKabiniと同系列のAPUと見ることもできる。

 AMDの新APUに採用されたJaguarコアのCPUアーキテクチャは、従来のAMD EシリーズやZシリーズなどに採用されていた“Bobcat”(ボブキャット:開発コード名)コアの延長線上にある。Jaguarアーキテクチャでは、パイプラインを深くすることで動作クロックを向上しやすくしたほか、整数演算ユニットに新しいハードウェア除算ユニットを採用し、スケジューラの強化などによりアウト・オブ・オーダー処理の効率を高めている。

 また、浮動小数点演算ユニットでは、SIMDユニットが128ビット対応となり、2サイクルで256ビットのAVX命令も処理できるようなった。このほか、JaguarではSSE 4.1、SSE 3.2、AESなどの命令拡張が施されており、省電力CPUコアながら、現在主流のCPU拡張命令の多くを取り込んだことになる。

 同社でアーキテクチャの開発などを担当するジョー・マクリCTO(Chief Technology Officer)は、これらの改良により、JaguarコアではIPC(Instruction Per Cycle)が15%以上向上していると説明する。

og_jaguar_004.jpgog_jaguar_005.jpg Jaguarのアーキテクチャを説明するジョー・マクリ氏(写真=左)。Jaguarの強化ポイント。SSE 4.1、SSE 4.2、AES、AVXなどの対応が追加されたほか、従来のBobcatコアよりIPCが向上している(画面=右)

og_jaguar_006.jpgog_jaguar_007.jpg Jaguarコアでは、新たに除算ユニット追加されたほか、アウト・オブ・オーダーの効率を高める強化も施されている(画面=左)。浮動小数点演算ユニットは、128ビット対応となり、2サイクルで256ビットのAVX命令も処理できるようになった(画面=右)

 さらに、Jaguarコアでは、2次キャッシュも完全に新しくなった。従来のBobcatコアでは、各コアごとに専用の2次キャッシュユニットを搭載していたが、Jaguarでは2Mバイトの2次キャッシュを4つのコアで共有する設計に変更されている。

 2次キャッシュへのアクセスを制御するインタフェースは、コアクロックと同じクロックで動作するように高速化された。ただし、キャッシュメモリそのものと、各CPUコアと2次キャッシュインタフェースへのアクセスは、コアクロックの半分のスピードで駆動するようにされている。

 マクリ氏によれば、これは消費電力を抑えることを優先したため。それでも、Jaguarコアでは、各CPUコアと2次キャッシュインタフェースへのアクセスを4バンク構成にすることで、より効率的なキャッシュ利用ができるようになっている。

 2次キャッシュを大容量化し、頻繁に利用される大きなデータを2次キャッシュに格納できるようになり、パフォーマンスアップを図れるだけでなく、メインメモリへのアクセスを最小限に抑えることで、省電力動作の実現にも寄与するとされる。

og_jaguar_008.jpgog_jaguar_009.jpg Jaguarの2次キャッシュは完全に新設計となり、インタフェースはコアクロックと同じスピードで動作するようになったほか、4バンク構成により効率的なキャッシュアクセスを実現する

og_jaguar_010.jpg 従来のBobcatコアとの比較。28ナノメートルプロセスの採用で、コアサイズは3.1平方ミリまでコンパクトになった

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