　ボーア氏によると、Intelは研究・開発・量産の3ステップで2年おきにムーアの法則に従ってプロセスサイズを縮小し続けており、現在では65ナノメートルの製造、45ナノメートルの開発、32／22ナノメートルの研究が行われているという。同社のFabのほとんどが米国に集中しているが、IDFでは2010年に大連で稼働予定のFab 68を紹介し、さらにはアセンブリ／テスト拠点は成都、上海をはじめとする中国各都市や東南アジアを中心に展開するだけでなく、北京大学、精華大学、復旦大学など40以上の学術機関と共同研究を行っているとして、同社と中国との結びつきを強調した。

Intelの製造ステップは研究・開発・量産の3段階があり、それらが平行して行われている（写真＝左）。主要なFabは北米に集まっているが、アセンブリ／テスト拠点はアジア地域にも見られる（写真＝中央）。2007年内に登場予定の45ナノメートルの製造プロセスは開発が終わりつつあり、次世代の32ナノメートルも開発が進んでいる（写真＝右）

　続いてプロセス技術の解説に入り、すでに量産が行われている130／90／65ナノメートルプロセスのトランジスタと配線に採用されている素材や技術の説明が画像とともに紹介された。なかでも2005年10月に量産を開始した65ナノメートルは、同社最高の歩留まり（不良発生率が低い）を実現したという。

65ナノメートルの製造プロセスを採用したCPUのダイ（写真＝左）。65ナノメートルは同社最高の歩留まりを実現し（写真＝中央）、2006年には7000万個のユニットを出荷したという（写真＝右）

45ナノ／32ナノメートルの製造プロセスではさまざまな新技術を導入

　一方、2007年内に登場が予定されている45ナノメートルでは、トランジスタや配線技術が変更される。トランジスタ数と集積率を約2倍にしたほか、トランジスタのオン／オフ切り替え時の消費電力を最大30％低減し、トランジスタ切り替えスピードを20％向上させ、ソース／ドレイン間のリーク電流を5分の1、ゲート部分のリーク電流を10分の1に抑えている。

　これらを実現するために新たに投入されたのが、Intelが2003年に世界に先駆けて動作に成功したHigh-k素材の「メタルゲートトランジスタ」だ。これはゲート部分に金属を用いることでソース／ドレイン間の電界効果を高め、リーク電流を低減する。一般的なトランジスタはSiO2酸化膜ゲート、ポリシリコンゲート、誘電層の3層構造となっているが、High-kメタルゲートトランジスタではハフニウム（Hafnium）ベースの酸化膜、メタルゲート、誘電層という構造になっている。

　なお、45ナノメートルでは、Core 2ファミリーに属する「Penryn」とUMPC向けの超低消費電力CPU「Silerthorne」が製造され、2007年第2四半期より米オレゴン州のD1D、米アリゾナ州のFab 32、2008年第1四半期よりイスラエルのFab 28、2008年第2四半期より米ニューメキシコ州のFab 11Xで生産を開始する予定だ。

45ナノで製造される最初のCPUは、次世代のPenrynとUMPC向けのSilverthorne（写真＝左：いずれも開発コード名）。一般的なトランジスタと45ナノメートルで採用されたメタルゲートトランジスタの比較図（写真＝中央）。45ナノメートルのユニットは右の写真にある4カ所のFabで製造される

　さらに、2009年に登場予定の32ナノメートルで採用される技術についても語られた。現在半導体の製造に使われている露光装置では、波長幅がプロセスルールよりも大きい193ナノメートルとなっているため、正確な露光が行えるのは45ナノメートルプロセスが限界だった。そこで32ナノメートルでは、対物レンズとシリコンウエハーの間に液体をはさむことで解像度を高める「液浸露光技術」を取り入れ、現在の露光装置が使えるように工夫された。

　しかし、さらに微細化を推し進めるためは波長幅13ナノメートルの極端紫外線を用いたEUV露光システムの導入が検討されている。このほか、ソース／ドレインリーク電流が少ないトライゲートトランジスタや少ない電力でも高いパフォーマンスが得られるInSb（アンチモン化インジウム）Quantum Wellトランジスタなどの開発も行われているとのことだ。

次世代の32ナノまでは現在の露光装置による波長幅193ナノが利用され、より微細化した製造プロセスではEUV露光システムが導入される予定だ（写真＝左）。トライゲートトランジスタの模式図（写真＝中央）。製造プロセスのロードマップ（写真＝右）

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