2種類のコアで「省電力」と「高パフォーマンス」を両立――Intelが「Alder Lake」の概要を公開 「Sapphire Rapids」にも新情報（3/3 ページ）

[井上翔，ITmedia]

タイル設計でスケーラビリティーを高めたSapphire Rapids

　既に「次世代Xeonスケーラブルプロセッサ」として情報の小出しが行われているSapphire Rapidsについても、プロセッサの構造に関する情報が明らかとなった。

Sapphire Rapidsの概要

　Sapphire Rapidsは、先述のハイパフォーマンスコアを主体とするCPUだ。設計自体はAlder Lakeと同じ考え方で、用途に合わせて必要なタイルを組み合わせるようになった。これにより、従来のXeonプロセッサよりもスケーラビリティーが高まっている。

Alder Lakeと同様に、Sapphire Rapidsもタイルを組み合わせることでスケーラビリティーを確保している

キャッシュ、メモリ、I／Oなど、“全ての”スレッドはチップ上のリソースにフルアクセスできるという

　以前の記事でも触れた通り、Sapphire RapidsにはHBM（広帯域メモリ）を備えるモデル（SKU）が登場する予定となっている。

　Alder Lakeと同様に、Sapphire RapidsもDDR5メモリをサポートしているが、HBMへのアクセス帯域幅は8チャネル構成のDDR5メモリと比べて「とても広い」。用途によってはDDRメモリが“不要”になる可能性もあるという。

とにかくメモリへのアクセススピードが必要な用途では、HBMを搭載するモデルを選べばよい。HBMの動作モードは「フラットモード」と「キャッシュモード」の2つが用意されている

Sapphire RapidsのCPUコアには、先述の通りIntel AMXが統合されている。AMXを利用すると、従来の命令よりもさらに高速に機械学習処理を進められる