「Radeon」の開発方針は？ なぜ「超ハイエンドGPU」で勝負をしない？ 「競合」との関係は？ AMDのキーマンに聞く（3/5 ページ）

[西川善司，ITmedia]

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CPUでもGPUでも「チップレット」　しかし“使い方”が異なる

　Radeon RX 6900XT／6900 XTXで使われているRDNA 3アーキテクチャに基づくGPUチップ「NAVI31」では、GPUチップとしては初めて「チップレット」と呼ばれるアーキテクチャを採用した。

　チップレットは構成回路を幾つかのダイに分割し、必要な機能のダイを組み合わせて1枚のチップを構成する考え方で、AMDはZen 2アーキテクチャ以降のCPU（Ryzen 3000シリーズ／Ryzen 4000Gシリーズなど）から採用した。Zen 2以降のCPUでは、最大8コアを備える「CPUダイ（CCX：Core Complex）」と、CPUダイ同士の連結も担う「I／O（入出力）ダイ」を用意し、必要な性能に応じて連結するCPUダイの数を変更するという手法で多コアCPUを低コストで製造することに成功した。

　例えば通常のデスクトップ／ノートPC向けRyzenは最大2基（＝16コア）、超ハイエンドのRyzen Threadripperシリーズなら最大8基（＝64コア）、EPYCシリーズなら最大12基（＝96コア）……といった感じである。

Zen 2以降のCPUアーキテクチャでは、中央にI／Oダイを配し、スペックに応じて必要な数のCPUダイ（CCX：Core Complex／CPUコアとL3キャッシュのパッケージ）を連結するという方法で多コアCPUを低コストで製造できるようになっている

　RDNA 3アーキテクチャの場合は、中心に大きめの「GPUコア（GCD：Grapics Core Die）」を配し、その周辺部に「メモリ＆キャッシュコントローラー（MCD）」を置いている。

　「RDNA 3アーキテクチャでチップレットが採用される」と判明した際、大方の予想では「Zen 2以降と同じように、GPUコアを必要に応じて増減できる設計では？」とされていた。しかし、少なくともNavi31が登場した段階においてGPUコアを増減できる設計を取る可能性は否定されている。

　より高性能なGPUとするために、GPUコアをチップレットで増減できるようにする――有効な手だてだと思えるのだが、なぜそれを見送ったのか。ワン氏に尋ねると、こう返ってきた。

ワン氏　チップレットアーキテクチャは、製造コストを削減しつつ高性能なプロセッサを実現させるために用いることで“真価”を発揮できます。

　ご存じの通り、現在のハイエンドGPUコアには1万基以上の演算コア（浮動小数点演算器）が内包されています。これはCPUコアの1000倍以上の数です。この状態でGPUダイ同士をインターコネクト接続（連結）しようとすると、それだけで接続点が膨大になって、確実な電気信号の伝達を担保できません。なので、現時点ではCPUダイと同じノリでGPUダイを連結することは工数はもちろんコスト的にも困難です。やってできないことはないでしょうが……。

　そうするくらいなら、現時点では大規模なGPU（コア）を作ってしまった方が効率が良く、コストも抑えられます。ゆえに、現世代（RDNA 3アーキテクチャ）では、「マルチGPUダイ」の実現は見送ることにしました。

　バーグマン氏はこう付け足す。

バーグマン氏　半導体ビジネスでは、常に「性能」と「製造コスト」のトレードオフを見極めなければなりません。この分野（マルチGPUダイ）への挑戦については、まだまだ続くし、将来に期待していただければと思います。

Radeon RX 7000シリーズでは、GPUコアをスケーラブルにするのではなく、メモリとキャッシュをスケーラブルにする設計を取った