リブランドした「Intel Xeon 6」はどんなCPU？ Intelの解説から分かったことを改めてチェック（2/3 ページ）

[西川善司，ITmedia]

Xeon 6のアーキテクチャの概要

　今回のXeon 6プロセッサの発表に伴い、IntelはXeon 6 6700／6900シリーズのダイ構成を公開した。パッと見でも分かるのだが、どちらも意外と複雑だ。

CPUコアは「Core Ultra（シリーズ1）」と同じアーキテクチャ

　Xeon 6プロセッサのPコアは「Redowood Cove」（開発コード名）ベースで、現行の「Core Ultraプロセッサ（シリーズ1）」（開発コード名：Meteor Lake）のPコアと基本設計は同一、つまりハイパースレッディング（マルチスレッド）動作に対応している。

　一方、Eコアのアーキテクチャは「Cresmont」（開発コード名）で、こちらもCore Ultraプロセッサ（シリーズ1）のEコア同様、つまりこちらは逆にハイパースレッディングには非対応となる。

Xeon 6プロセッサのPコア／Eコアのスペック比較

Compute TileやI／O Tileの組み合わせ

　Xeon 6 6700Eシリーズは、Eコアのみを集約した「Compute Tile（CPUコアタイル）」と2基の「I／O Tile（入出力タイル）」を組み合わせた製品だ。Compute TileのCPUコアは、最大144基のEコアを内包している。

　一方、Xeon 6 6700Pシリーズは、Compute Tileについて「Pコア16基×1」「Pコア48基×1」「Pコア48基×2」の3構成が用意される。ただし、最大CPUコア数は86基となる（Pコア48基×2のパッケージにおいて、CPUコアを10基無効化している）。

Xeon 6 6700シリーズのダイ構成

　Xeon 6 6900Pシリーズは、48基のPコアを集約したCompute Tileを3基、これに2基のI／O Tileを組み合わせた製品だ。計算上、最大CPUコア数は144基となるが、こちらは16基のCPUコアを無効化した最大128コア構成となる。

　Xeon 6 6900Eシリーズは、最大144基のEコアを集約したCompute Tileを2基、これに2つのI/O Tileを組み合わせた製品となる。Compute Tileは素直に「144基×2ダイ=最大288基」となり、CPUコアの無効化措置は行われない。

Xeon 6900シリーズのダイ構成

CPUコアを集積したCompute Tileと、入出力系を集積したI／O Tileの組み合わせで、幅広い製品ラインアップを実現するのがXeon 6プロセッサの最大の特徴だという

Compute Tileの連結でスケーラビリティーを確保

　CPUコアを集積したCompute Tileは「EMIB（Embedded Multi-die Integrated Bridge）」で連結させることで、任意の規模のCPUに仕立てることができる。

　EMIBとは、平面方向に並べた複数のタイル（ダイ）を、インターポーザー基板を介して接続するパッケージスタイルだ。本技術の解説は、筆者が執筆した過去の記事で行っている。

• →そのあふれる自信はどこから？　Intelが半導体「受託生産」の成功を確信する理由【中編】（2ページ目）

　Xeon 6 6700Pシリーズでは最大2基、Xeon 6 6900Pシリーズでは3基、Xeon 6900Eシリーズでは2基のCompute TileをEMIBで連結している。

　Xeon 6プロセッサでは、メモリインタフェースをCompute Tileに実装している。そのため、当該タイルと“直接”接続しているメモリに対してはアクセス遅延を極小化できるが、別のタイルと接続されたメモリへのアクセスには遅延が生じることになる。

Compute TileはIntel自身の「Intel 3」プロセスで製造されている

I／O TileはCXL 2.0をフルサポート

　I／O Tileでは、プロセッサ同士の内部接続用に用意された「UPI（Ultra Path Interconnect）バス」の他、「PCI Express 5.0バス」「CXL 2.0バス」と、外部アクセラレータへの接続インタフェースが提供される。

　Xeon 6プロセッサでは、I／O Tileは必ず2基搭載されている。2基のI／O Tileは、Compute Tileが1基構成の場合はその両端に、2基構成の場合にはCompute Tileが連結されていないの方の末端に接続される。

I／O Tileは、Intel自身の「Intel 7」プロセスで製造されている。

　Xeon 6プロセッサの目玉でもあるCXL 2.0のフルサポートは、この新しいI／O Tileによって提供される。CXL規格のあらましやCXLメモリについては、筆者が執筆した過去の記事でも紹介している。

• →「第5世代Xeonスケーラブルプロセッサ」はどう変わったのか？　その秘密を技術解説する（3ページ目）

　CXL 2.0は、第5世代Xeonスケーラブル・プロセッサが対応していた「CXL 1.1」よりも新しいCXL規格だ。CXL 2.0の大きな強化ポイントとして「スイッチング機構」が挙げられることが多いが、Intelはメモリシステムの階層化への対応を強くアピールしている。

Xeon 6プロセッサは、CXL 2.0へ対応を果たした

　CXL 1.1でも、「Single Tier Memory」モードのCXLメモリがサポートされていた。それに対し、CXL 2.0ではその発展形である「Flat Memory Mode」がサポートされる。これは高速なローカルメモリ（DDR5）を「Near（近くの）メモリ」として定義し、低速だが容量の大きいCXLメモリを「Far（遠くの）メモリ」として定義して運用するメモリシステムだ。どちらのメモリを使うかは、ソフトウェアからその用途に応じて使い分けられる。

　例えば「SSDやHDDに格納しておくほどに使う頻度が低いわけでないけれど、かといって高速なメモリ（≒DDR5メモリ）に常時置いておくようなものでもないよなぁ……」という、利用頻度がそこそこのデータ置いておくスペースとして、CXLメモリの活用が進むと思われる。

CXL 2.0によりCXLメモリのFlat Memory Modeの利用が可能となる