既報の通り、Intelは12月14日に「第5世代Xeon スケーラブルプロセッサ」(開発コード名:Emerald Rapids)を発表した。搭載製品は2024年1〜3月から順次発売される予定だ。
本稿では、本製品のアーキテクチャ面における注目ポイントや、先代からの強化点などを解説する。なお、本稿は2023年11月末に行われた「Intel Data Center Workshop 2023」の内容を元にしている。
第5世代Xeonスケーラブルプロセッサ(以下「第5世代Xeon SP」)は、Intel 7(10nm相当)プロセスで生産されたサーバ/データセンター向けCPUだ。先代の「第4世代Xeonスケーラブルプロセッサ」(開発コード名:Sapphire Rapids)と同じ製造プロセスで、CPUソケットも同じ「FCLGA4677」なので、第5世代Xeon SPは「第4世代のマイナーチェンジモデル」ともいえる。
しかし、その中身を子細に見ていくと、大幅な物理設計改変が行われている。ある意味で“ビッグマイナーチェンジ”ともいえるため、見どころは多い。
その概要説明では、先代からの移行はもちろん、第3世代製品(開発コード名:Ice Lake)からのプラットフォーム刷新を促す製品としてのアピールが強く感じられた。
第4世代Xeon SPでは、最大4基のダイ(チップ)で最大60コア構成となる「XCC(Extreme Core Count)」と、1基のダイで最大32コア構成となる「MCC(Medium Core Count)」の2種類のパッケージが用意されていた。しかし、第5世代Xeon SPでは大きく変わっている。
まず上位モデル向けのXCCパッケージは、最大2ダイ/64コア構成に変更された。MCCはシングルダイ/最大32コア構成のミドルレンジモデル向けに継続される一方で、エントリークラスの製品向けにシングルダイ/最大20コア構成の「EE LCC(Energy Efficient Low Core Count)」という新たなパッケージが追加されている。
第4世代では最大60コア構成だったものが、第5世代では最大64コアになった――ボーッとしていると「あ、4コア増えたのね」という感想しか出てこないが、実は「4ダイで60コア(1ダイ当たり20コア)」から「2ダイで64コア(1ダイ当たり32コア)」と、結構大きな構造変更が行われている。この変更には、それなりの理由がある。
詳しくは後に示す図を見てほしいのだが、第4世代では4基のダイをリングバス的な内部バスで接続していたのに対して、第5世代では2基のダイの間を幅の広い内部バス(≒多チャンネル)で直結する構造になっている。これにより、反対側のダイが管轄するメモリ空間へのアクセス効率が劇的に改善した。
こういった共有メモリ型のマルチCPU構成における、CPUコア視点におけるメモリへのアクセスメカニズムを「NUMA(Non-uniform Memory Access:不均一なメモリアクセスの仕組み)」という。第5世代Xeon SPの上位モデルは、XCCの構成を変更することでNUMA性能の向上を実現したのだ。
第4世代Xeon SP(XCCパッケージ)では、4基のダイからのNUMAをそれぞれ個別のノードとして司る「SNC4(Sub-NUMA Clustering 4)」や、2基を1ユニットとして2ノードとしてつかさどる「SNC2」、そしてノードを区別しない「Quad(Quadrant)」がサポートされていた。それに対して、2ダイ構成となった第5世代Xeon SP(XCCパッケージ)では、SNC2と「Hemi(Hemisphere)」がサポートされる。
「Hemiって何?」という人もいると思うので解説すると、Hemiは互いのダイのNUMAノードを半分ずつ共有管理する方式だ。SNC2でもHemiでも、メモリアクセス時の伝送経路に大差はないが、LLC(ラストレベルキャッシュ:第5世代Xeon SPの場合はL3キャッシュ)のカバー範囲が大きく変わる。どちらのモードが良いかはサーバの使い方によって変わるため、一概に優劣は付けられない。
なお第5世代Xeon SPは、先述の通りダイ間インターコネクト用の内部バス性能が増強された他、L3キャッシュも増量された。両者の相乗効果により、LLCのミス時とヒット時の両方でメモリアクセスの遅延が低減されている。
次ページでは、第5世代Xeon SPのラインアップについて見ていこう。
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