HDIは“UMPC”限定の技術ではない：元麻布春男のWatchTower（2/2 ページ）

[元麻布春男，ITmedia]

　NetBurstによる動作クロックの引き上げが頓挫し、Intelがデュアルコア／マルチコア路線に転向したことは誰の記憶にも新しい。しかし、このことで、将来のCPUはコアの数だけが増えて動作クロックは上がらない、と決め付けるのは間違っている。それは1.66GHz〜2.33GHz程度でスタートしたCore 2 Duoの動作クロックが、いつの間にか3GHzに近づき、45ナノメートルプロセスルールのCPUでは3GHzを突破することが確実であることをみても明らかだ。確かにNetBurstの誕生当時に想定していたようなペースでクロックを引き上げていくことは不可能になったが、これからもCPUの動作クロックは少しづつ上がっていくだろう。FSBクロックも次世代では最高1600MHzに到達することが予定されている。

　こうした高速化において重要なのは、信号線の数を減らすことと配線路線長を短縮することだ。そのため、パラレルインタフェースではなくシリアルインタフェースを採用し、プリント基板上の引き回しを最短距離にするためパーツ間の距離を縮めることが求められる。

　Intelは、PC向けの第2世代45ナノプロセスCPU（Nehalemファミリー）において「CSI」と呼ばれる新しいインターコネクト技術を採用することを明らかにしている。CSIはシリアルバス技術をベースにしたもので現在のFSBとはまったく異なる技術だ。すでにPCの中では、USB、IEEE 1394、PCI Express、DMI（Direct Management Interface、チップセットのNorth BridgeとSouth Bridgeの接続に利用）などのシリアルバス技術が実用されている。サーバで利用されるFB-DIMMは、チップセットとメモリモジュール間にシリアルバス技術を用いるものだ。

　一方、プリント基板におけるパーツ間の距離を短縮するには実装密度を高めることが必要となる。そのためには、パーツそのもの、あるいはパッケージを小型化しなければならないし、端子の密度も高めなければならない。配線路線長をある程度長くとれるように特性の優れた基板材料を使うこともできるが、これにはコストがかさむ。こうして考えると、価格が重要なPCにとって高密度実装（HDI化）は避けられないことになる。

　もちろん、高密度実装化はマザーボードだけの問題ではない。たとえばPCに用いるメモリモジュールも無関係ではいられない。現在のメモリモジュールの物理的な寸法は、EDO DRAM末期からSDRAMへの移行期に決まったものだ。当初のSDRAMは66MHzで動作していた。それが今のDDR2メモリでは667MHzから800MHz、そして1066MHzと10倍以上に高速化している。この間、DRAMチップのパッケージも着実に小型化した。SDRAM時代に使われていた“SOJ”や“SOP”といったパッケージに代わり、DDR2メモリで使われるのは“CSP”（チップサイズパッケージ）の一種で「FBGA」と呼ばれるものだ。FBGAは「Fine pitch Ball Grid Array」の略で、端子（Ball）間のピッチが0.8ミリ以下に微細化されたものを指す。チップの中を見ても、以前はダイとパッケージの端子間をワイヤーボンディングしていたのに対し、フリップチップ技術（ダイ上に設けたバンプを下にして、直接パッケージに接続する方式）を採用するものが増えるなど、チップレベルでも配線路線長を短縮しようという努力している。

　こうした流れを考えると、そう遠くない将来、PCに使われるメモリモジュールも見直しが必要になるだろう。その外形寸法にかかわらず、PCの中身はどんどん縮んでいかねばならないのである。