プロセスノードに加えて新技術も売り込む！ Intelが半導体の「受託生産」で使う“武器”【後編】（4/5 ページ）

[西川善司，ITmedia]

オングストローム世代のプロセスで使われる新技術

　このオングストローム世代のIntelプロセスでは、「2つの新技術」が採用されることがアピールされている。

RibbonFET（GAAFET／GAAトランジスタ）

　1つは「GAAFET（Gate All Around Fin field Effect Transistor）（GAAトランジスタ）」だ。Intelではこれを「RibbonFET」と呼んでいる。

　トランジスタは、ゲートへの電力制御において、ソースとドレインの間（≒チャネル）の通電を制御する素子だ。この手の話では、チャネルは「水流」、ゲートは「水門」に例えられるが、基本的にトランジスタはゲート〜チャネル間の接触面積が大きい方がリーク（漏えい）電流を少なく抑えられるため、性能と電力効率の面で優秀とされる。

　しかし、プロセスの微細化を進めていくに従って接触面積がどんどん少なくなっている。この流れの中で「どうやって接触面積を稼ぐのか？」という新たな技術的課題が発生し、それに対する技術開発が行われた。

　その結果、「三次元（3D）トランジスタ」の異名で知られる「FinFET」が誕生した。その新世代版として開発されたのが「GAAFET」である。

　Intel 20A／18Aでは、このGAAFET（RibbonFET）が利用できるようになる。

サムスン半導体（Samsung Semiconductor）が公開しているFETの系譜図。図内の「Planar FET」は普通のトランジスタ（二次元トランジスタ）で、FinFETは3Dトランジスタとも呼ばれる。GAAFETは改良型FinFETで、IntelではRibbonFETと呼ばれる。MBCFETはサムスン電子が独自に改良したGAAFETで、GAAFETにおける“ひげ”のような部分を“きしめん”のように広げることで設置面積を広げている

　FinFETと比較した際のRibbonFETのメリットは、前述したように一段進んだ低電力で駆動できることにある。構造的に素子自体の占有面積も相対的に小さくできるので、同じサイズのチップで同じプロセスノードであれば、FinFETよりもたくさんのロジックを詰め込めることもメリットだ。

左が「3Dトランジスタ」と呼ばれてきたFinFET、右がGAAFETとも呼ばれるRibbonFETの模式図。中央の平たい図版は、青い枠がFinFETの占有面積で、黄色い枠がRibbonFETの占有面積を示している。占有面積を半分以下にできるため、集積度をさらに向上できることになる

PowerVia

　2つ目は「PowerVia」という、Intel独自の新しいトランジスタの構造技術だ。

　従来のCPU（トランジスタ）の構造と比べると、PowerViaでは給電回路と信号回路をほぼ完全に分離してプロセッサを形成できる。そのため、対ノイズ性能が高まり、低電力化が実現しやすくなる上に、動作クロックも上げやすい。

　加えて、太い給電回路と細い信号回路を分離できることから、信号回路の複雑化や搭載トランジスタの増量にも貢献する。

左が従来のCPUの断面図で、右がPowerViaを適用したCPUの断面図となる

　もう少し詳しく説明しよう。

　上図の左側にある従来設計のCPUでは、微細トランジスタ群を積層するに当たり、電源配線をダイ（チップ）の表面（上層）から裏面（下層）に向かうように重ねている。

　実際の製造工程では最下層の方から上に向かって積層していくのだが、この工法では電源の配線と信号線とが隣接／混在することになる。電磁気学的な観点からすれば、超高速な信号のやりとりを行う高性能CPUでは、信号線と電源配線が隣接／混在するのは極力避けることが望ましい。

　余談だが、従来工法のCPUは、製品化の段階で上下（裏表）を逆転してパッケージ基板に実装する、いわゆる「フリップチップ実装」が行われる。

従来構造のCPUでは、微細化や高速化が進むほどに信号線と電源配線の隣接／混在がボトルネックになってしまう。ゆえに、信号線と電源配線を“分離”する手法が模索されてきた。図中の茶色の配線は給電回路を、そして黄色の配線はトランジスタや信号回路を表している

　対して、PowerViaは最初の積層時にトランジスタ層と信号配線層だけを積層し、そこでいったん作業を終了し、ウエハごとひっくり返して、今度は電源配線を積層していくという“二段構え”で製造される。結果、電源配線と信号配線はほぼ分離できる。

　これによりCPUは高クロック化しやすくなる上、電気抵抗が減ることで消費電力も抑えられる……のだが、聞くからに製造工程は高度かつ面倒臭そうである。ゆえに、製造コストは相応にお高そうなイメージが漂う。

PowerViaを適用した半導体の工法（概略図）。左から3つめの図がウエハをひっり返してからの工程だ

次世代ノードは「Intel 14A」

　今回のイベントでは、Intel 18Aの次世代プロセス「Intel 14A」も紹介された。

　Intel 14Aは、リソグラフィー技術面の新技術として「High-NA EUV技術」を実用化している。EUVは先述の通り極端紫外線のことで、High-NAは「High-Numerical Aperture」、日本語にすると「高開口数」のことだ。開口数は光学用語で、対物レンズの集光範囲の指標で、値が大きいほどたくさんの光が集められることを表す。

　リソグラフィー工程は、光の波長も短ければ短いほどよく、その集光レンズが明るければ明るいほど効率が高まる。光源としてEUVを活用している以上、波長は固定されるので、EUVリソグラフィーの効率を高めるには、開口数を高めるのが一番手っ取り早い。

　そこで生まれたのがHigh-NA EUV技術だ。これはオランダの半導体製造装置メーカーである。ASMLが生み出した技術で、Intelも同社のHigh-NA EUVリソグラフィー装置を導入している。

Intelは2024年2月下旬、ASMLからHigh-NA EUVリソグラフィー装置を導入したことを動画で公開した

　Intelは、Intel 14Aプロセスと、同プロセスを拡張した「Intel 14A-E」を2025年以降2027年までに実用化する計画だ。

High-NA EUVリソグラフィーを適用した「Intel 14A」「Intel 14A-E」プロセスを今後投入する

　最後に、Intel Foundry Direct Connect 2024を通してIntelが“言いたかったこと”をまとめる。