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» 2005年01月25日 01時43分 公開

高密度・低コストの組み込み系メモリ技術「Z-RAM」

Innovative Siliconは、標準的なロジック・プロセスで製造可能で高密度・低コストを実現するとうたうメモリ技術「Z-RAM」を発表した。

[杉浦正武,ITmedia]

 スイスのInnovative Siliconは、SOC(システム・オン・チップ)用の組み込み系DRAMメモリ技術「Z-RAM」を発表した。標準的なロジック・プロセスで高密度・低コストを実現するのが特徴で、特別な材料やマスク・ステップ増が必要ないという。今後、PCやPC周辺機器、コンシューマエレクトロニクス分野での市場参入を目指す。

Photo Innovative Siliconのマーク・エリック・ジョーンズCEO

 Z-RAMは、基本的にはSOI(シリコン・オン・インシュレータ)技術を採用したもの。SOIとは、絶縁膜(インシュレータ)上に形成した単結晶シリコンを基板(シリコンウエハー)とした半導体技術を指す。これにより電荷を貯めるためのキャパシタ(コンデンサ)を利用せずにすむ「ゼロキャパシタ」を実現しており、単一トランジスタのみでセルを構成できる。なお、Z-RAMの“Z”は“ゼロ(Zero)キャパシタ”のZだという。

 SOIデバイスには、デバイス本体に過剰電荷が発生する「フローティング・ボディ効果」が存在する。同社では、「“好ましくない現象”とされているこの効果をコントロールし、強化することで『1』『0』のロジックを分ける」ことに成功した。これにより、メモリとして1/0のバイナリ情報を扱えるという。なお、情報の読み出しには電流センスアンプを用いて、選択したセルの電流と基準セルの電流を比較する仕組み。

Photo プラスの電荷効果と、マイナスの電荷効果を利用することで「ロジック“1”」「ロジック“0”」を分けることができる

高密度、低コスト、低電圧

 Z-RAMではダイ面積を、同じプロセス技術を用いた従来のDRAMやSRAMと比較して「半分から5分の1にすることが可能」(同社)。その分、コストを下げられるという。

 SOIウエハーを利用する分、初期投資はやや高くなるが、チップ上のメモリ占有率が高くなれば従来のシリコンウェアよりはるかに低コストにできるとうたう。

Photo 90ナノのプロセスルールで比較した場合、Z-RAMが最も高密度とされている(同社資料より)
Photo Z-RAM使用時のSOCやMPU製造コストを、従来のシリコンウェアと比較したところ

 低消費電力も特徴だ。SOI技術を標榜する企業はほかにもあるが、「ほかが低消費電力を実現しているとは思わない」(同社)。具体的には、従来のシリコンウェアと比較して消費電力を35%低減している。書き込み時にトランジスタをオフにするなどして、こうした低消費電力を実現しているという。

IPで提供予定、コンシューママーケット目指す

 同社はZ-RAMをIPライセンスとして供与するかたちを考えている。ライセンスモデルとしては、自らメモリを設計・変更できる「技術ライセンス」や、メモリ・コンパイラを用いてインスタンスを生成できる「コンパイラ・ライセンス」など、各種方式を用意するという。

 現在は、メガビット・サイズを実現し3ナノ秒の読み書き速度を持つテストチップを、90ナノプロセスで製作中。ビットセル・サイズは0.18マイクロメートルとなっている。「今後さらに22ナノのデザインルールにスケールダウンすることも可能」。

 参入可能なマーケットとしては、ネットワーク機器、PC周辺機器などのSOCへの埋め込みを想定する。日本はコンシューマデバイスの市場が大きく、Z-RAMの技術が導入される余地はあると見ており、「米国よりも日本でいち早く発表したのは、そのためだ」とした。

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