96層QLCの「Intel 665P」をデモ さらに144層QLCへ――「Intel Memory & Storage Day」レポート（2/4 ページ）

[鈴木雅暢，ITmedia]

144層QLC NANDも準備中　1セルあたり5bit記録も

　イベントの基調講演では、Intelの3D NANDフラッシュの技術的な優位性やロードマップも示された。

　Intelの3D NANDフラッシュメモリは、データの記録に「フローティングゲート（浮遊ゲート）方式」を採用していることを強調。この方式は、競合他社が採用している「チャージトラップ（電荷捕獲）方式」に比べて、データの保持能力が高く、耐久性で有利なことが特徴だ。層間での電気的干渉が無いことから多層化も容易で、データセンター向け製品として2020年内にも144層モデル（開発コードネーム「Arbordale+」）を投入するロードマップが公開された。

　さらに、「1セルあたり5bit記録」についても、製品化を前提に評価を進めていることも明らかにされた。1セルあたりに4bitを記録するQLC NANDは、16段階の電圧操作を必要としている。それに対して1セルあたり5bitを記録する5bit/CELLでは、1セルあたりの記録容量をQLCの1.25倍に増やせる一方、電圧操作は32段階と難易度が上がることになる。

基調講演に登壇したFrank Hady氏（Non-Volatile Memory Solutions Groupフェロー）

主にIntelの3D NANDの技術面でのアドバンテージについて語ったPranav Kalavade氏（Non-Volatile Memory Solutions Groupフェロー）

クライアントレベルでのメモリ階層モデル。データ増量ペースに既存デバイスの技術革新ペースが追いつかないことから、DRAMとNAND、NANDとHDDの間に性能や容量のギャップが生じる（十分な性能、容量を提供できなくなる）

処理データはこの先3年で2倍になるという予測に対し、DRAMの記録密度向上ペースは鈍っており、4年で2倍と予測される

中心方向へ行くほどパフォーマンス要求が高い。NANDベースではレイテンシ（遅延）の大きさが課題で、DRAM容量不足によるギャップを埋めることができない（低レイテンシのOptaneメモリが必要）

円の外側方向へ行くほどパフォーマンスの要求は低く、容量の要求が高まる。現行のNANDメモリとHDDの間に生じるであろうギャップはQLC NANDメモリで埋めることができる

Intelのフラッシュメモリ技術の歴史。

Intelの3D NANDは2D NANDと同じフローティングゲート（浮遊ゲート）方式

競合他社が採用するチャージトラップ（電荷捕獲）方式に対して、原理的なアドバンテージがある

CMOS周辺回路を積層セルの真下に作り込むCuA（CMOS under Array）構造も利点の1つ。オーバーヘッドのない高密度記録を可能にしている

フローティングゲート方式は各層間の電気的特性が良いため、多層化に有利。2020年には、144層化を予定している.

フローティングゲート方式（FG）はチャージトラップ方式（CTF）に比べてデータ保持能力に優れる。

1セルあたり5bit記録についても、製品化を前提に評価を進めていることも明らかにされた。