　今回のセッションでは、Nehalemが内蔵するメモリコントローラが3チャネルのメモリバスをサポートしたDDR3対応のものであることが明らかにされた。レジスタ付きメモリとアンバッファドメモリの両方に対応し、メモリチャネルあたり最大3つのDIMMソケットをサポートする。ただし、3DIMMのサポートには動作クロックなどの制約があるので、実際には1チャネルあたり2つのDIMMになるのではないかと思われる。

　Nehalemでは、メモリバスクロックが高速になるためDIMMソケットは1チャネルにつき1つになるではないか、とも言われていたが、とりあえずマルチチャネルという現状は維持された格好だ。現在、多くのユーザーはメモリを2本単位で購入しているが、Nehalemでは（バスクロックの制約が解決すれば）3本単位で購入することになるだろう。メモリメーカーが喜びそうな話だ。

　以前この連載でも紹介したNehalemのプラットフォーム（3月上旬に開かれたInvestor Meetingで披露されたもの）では、チップセットに「システムコントローラ」という名称が使われ、メモリにも「DDR2」という記載があった。今回紹介されたNehalemではチップセットのところに「Tylersburg I/O Hub」という記載があり、明らかにプラットフォームとして異なる。DPのプラットフォームと基本構成が同じであることからも、明らかにハイエンド向けだ。しかし、Nehalem世代がすべてDDR3のみになるかどうかは、メモリ価格の動向も含め、現時点では断言できない。

　Quick Path Interconnectは、以前CSI（Common System Interface）という開発コード名で呼ばれていた。シリアルバス技術を用いたものだと言われているが、レーン数や構成が対称か非対称かは明らかにされていない。ただ、25.6Gbpsのトータル帯域を提供とされており、1クロックあたり4バイト（32ビット）の転送が可能なようだ。

Nehalemのキャッシュ構成は「専用の256K」に「共有の8M」

　今回のセッションでNehalemについて明らかにされたことの1つは、Nehalemのキャッシュ構成だ。Nehalemコアは従来と同じ32Kバイト＋32Kバイトの1次キャッシュに加え、コアごとに独立した256Kバイトの2次キャッシュ、ダイにあるすべてのコアで共有する最大8Mバイトの3次キャッシュを備える。

　「Investor Meeting」で示された資料では、3次キャッシュが2コア単位で分断されていたが、あれは物理的な構成を反映しているものの、論理的な構成は反映していないものだったようだ。キャッシュはすべてインクルーシブキャッシュ（上位レベルのキャッシュの内容はすべて下位レベルのキャッシュにも存在する）で、共有3次キャッシュをミスした場合に備えてほかのコアの2次キャッシュや1次キャッシュをスヌープする必要はない。IntelはNehalemのキャッシュについて、複数レベルの「シェアードキャッシュ」という表現を用いてきたが、「複数レベル」はキャッシュにかかる形容詞で、シェアードにかかる形容詞ではなかったようだ。

Nehalemでは、コアごとに256Kバイト割り当てられる2次キャッシュとコアすべてで共有される8Mバイトの3次キャッシュが用意される

Nehalemと、それに対応するTylersburgプラットフォームの構成。Nehalemに実装されるメモリコントローラはDDR3に対応し、メモリバスは3チャネルをひとまとまりとして扱える。CPUと接続するI/O HubのバスはFSBからQPIに移行する予定だ

　先ほども述べたように、Nehalemは2008年の終わりあたりにデビューするものと思われるが、本格的な出荷とラインアップの展開は2009年になるだろう。そして2009年末には初の32ナノメートルプロセスルールを採用する「Westmer」が、Nehalemのシュリンク版として登場する。2010年に登場する「Sandy Bridge」が次の新マイクロアーキテクチャというわけだが、今回Sandy Bridgeが搭載する新しい命令として、Intel AVX（Advanced Vector Extensions）が発表された。AVXでは命令のデータ長が、SSEの128ビットから256ビットに拡張され、オペランドが2から3になるといった拡張が施されるという。このAVXについては上海で行われるIDFでもう少し明らかにされる見込みだ。（本文中にあるCPUを表すアルファベット表記の固有呼称は開発コート名である）